JPS60253275A - 高密度ｖ溝型ｍｏｓ制御型サイリスタ、絶縁ゲ−ト型トランジスタおよびｍｏｓｆｅｔ、並びに製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 関　連　出　願 本出願は特願昭５８−０５８８２５号（特開昭５８−１
９７７７１号）および特願昭５８−０６３１３０号（特
開昭５８−２０２５７５号）に関連するものである。

１１組　の　背　景 本発明はｒＶＪ字形の溝を用い、かつ種々の特性を改善
した絶縁ゲート型半導体装置、およびその製造方法に関
するものである。更に詳しくは、本発明は装置のセルの
密度を高くし、個々のセルの横方向距離を最小にして、
装置の性能を改善した上記装置の構造と製造方法に関す
るものである。

更に閾値電圧とシート抵抗が両方とも適切に低くなるよ
うに調整することができるようにする。

＝１１一 本発明の構造と９Ｊ造方法は多数の特定の半導体装置に
適用できる。これらの半導体装置はＭＯＳ（金属−酸化
物一半導体）ゲート型垂直ヂ１７ンネル電力スイッヂン
グ半導体装胃の分類に入る。各種の特定の装置は能動（
ａｃｔｉｖｅ）層の数と動作様式の点で相互に著しく異
なっているが、これらの装置はすべて類似した上部構造
を採用しており、これらの上部構造に対しては同様の製
造技術を使うことができる。このような装置としては、
ＭＯＳ制御型り゛イリスタ、絶縁ゲート型トランジスタ
、および絶縁ゲート型電界効果トランジスタがある。

このうち最初の２つについである程度詳しく説明する。

本発明の構造と方法を適用できる１つの特に重要な装置
はＭＯ３制御型サイリスタ（ＭＣＴ）と総称されるもの
である。その中の特定の形式は金属−酸化物−半導体タ
ーンオ−７・サイリスタ（ＭＯ８ＴＯＴ）と呼ぶことが
出来る。拡散領域ＭＯ８（ＤＭＯ８）製造技術を使用し
たＭＯ８ＴＯＴの各種の具体例が特願昭５７−２１９３
８６号１２− （特開昭５８−１２５８７１号）に開示されている。

簡単に言えば、ＭＯ８ＴＯＴは４層Ｉナイリスタ装置で
あり、更に第５の装置領域どＭＯＳゲート型チャンネル
領域を含んでいるものである。このＭＯＳゲート型チャ
ンネル領域は「バイパス」用のエンハンスメント・モー
ドのＭＯ８’ｉ界効果トランジスタ（ＭＯＳＦＥＴ）を
形成する。このＭＯＳＦＥＴは導通状態にゲート駆動さ
れたとき、ρベース領域のような中間ベース領域から陰
極電極のような装置の１つの主端子電極へ電荷キャリア
をバイパスすることにより、サイリスタ装置を一ンオフ
する。周知のようにサイリスタはラッチング特性を有す
るので、一旦導通状態にゲート駆動されると、装置を通
る電流が予定の保持電流レベルより小さくなるまで導通
状態にとどまる。このラッチング特性は用途によっては
欠点となるので、ターンオフ能力を持つことは望ましい
ことである。一般に、バイパス・キャリア電流の径路の
抵抗値を低くすると、ターンオフできる装置電流が大ぎ
くなる。

３端子電力スイッヂング半導体装置のもう１つの種類は
絶縁ゲート型１ヘランジスタ（ＩＧＴ）として知られて
いる。この絶縁グーミル型トランジスタの種々の形式が
特願昭５６−１９０９８３号（特開昭５７−１２０３６
９号）に開示されでいる。この特許出願では、ＩＧＴは
「グー１〜増強整流器」またはｒＧＥＲＥｃＴＪと称さ
れている。

この同じ装置はまた「絶縁ゲート整流器」またはｒｌＧ
ＲＪと称されることもある。この３つの名称、ｒ　Ｇ　
Ｅ　ＲＥ　ＣＴ　、１、ｒｒＧＲＪ、および「ＩＧＴＪ
は同じ装置を意味しでおり、以後ＴＧＴと呼ぶことにす
る。

簡単に言えば、ＩＧＴは正常状態ではラッチングしない
４層半導体装置であり、その主電極間、すなわちその陽
極端子と陰極端子との間の電流の流れを制御する絶縁ゲ
ートを有する。いくつかの形式のＩ　Ｇ　Ｔは構造的に
普通のＭＯＳゲート型シリコン制御整流器（ＳＣＲ）ま
たはサイリスクの１１ｊ３Ａに児かけ」二若干似ており
、またＴ　Ｇ　Ｔは寄生サイリスクを含んでいると考え
ることができるが、ＩＧＴは４層ＰＮＰＮサイリスタと
は異なるものである。重要なことは、ＴＧＴの正常な動
作では、ゲート電極がこの装置を通る電流のターンオン
とターンオフの両方の制御を紺持し、寄生サイリスタは
導通状態にラッチされることは許されないということで
ある。

したがってＩＧＴでは、この構造に固有の寄生サイリス
タがＴ　Ｇ　Ｔを不所望な導通状態にラッチして装置の
ゲート制御を失なわけるＪ：うな動作を行わないように
何らかの手段を設けることが不可欠である。このための
主な手段どしてはＴＧＴに陰極・ベース間短絡部（以後
「短絡部」と呼ぶ）を用い、その密度をサイリスタ構造
に用いる短絡部の密度より高くすることである。しかし
、寄生動作を避けるためにどのような手段を用いても、
寄生サイリスタのターンオンを招く要因は装置を通る電
流が増加するにつれて一層支配的になる。

その結果、ＩＧＴは、オン状態にラッチされるのを避け
るために超えてはならない最大電流定格を１５− 有する。同様に、ＩＧＴ内の寄生サイリスタの動作を禁
止するために何らかの付加的な手段を設けることは好都
合であることが理解されよう。ＩＧＴ内の寄生サイリス
タがオン状態にラッチする傾向については前記特願昭５
８−０５８８２５号おにび特願昭５８−０６３１３０号
に詳細に解析されている。

本願の対象とする■溝を持つ構造に関連してＭＯＳＦＥ
Ｔについては従来技術では拡散領域ＭＯ８（ＤＭＯ８）
装置ｉＦオヨヒＶ溝型ＭＯ８（ＶＭＯ８）装置が開示さ
れているが、しかし、■溝構造を持つＭＣＴはこれまで
開示されていないと信じられる。

本川ｍ１では、ＭＯＳまたはＭＯＳゲート型という用語
は便宜上総称的な意味で使っている。特に、「金属−酸
化物一半導体」の「金属」という用語は、従来技術で周
知のように、金属、ならびに高濃度にドーピングされた
ポリシリコン等の他の高導電度材料を意味する。同様に
、「酸化物」という用語は半導体材料の酸化物、ならび
に他の１６− 絶縁層を意味する。

発　明　の　要　約 したがって、本発明の１つの目的は、装置内の特定の横
方向の距離を短かくすることによってＭＣＴおよびＴＧ
Ｔの性能を向上する構造と手法を提供することである。

本発明の更に特定の目的は、バイパスＭＯ８ＦＥＴが導
通状態にゲート駆動されたときにギヤリア厚知絡部に到
達するために移動しなければならない最大距離を短かく
することによって、ターンオフ特性を改良したＭＣＴを
提供することである。

本発明の更に特定のもう１つの目的は、ソース・ベース
間ＰＮ接合を導通状態に順方向バイアスする傾向のある
ベース領域内の横方向電圧降下を小さくすることにより
、ＩＧＴがオン状態にラッチされてゲート制御が失なわ
れる前のＩＧＴの最大動作電流を大きくして改良したＩ
ＧＴを提供することである。

本発明のもう１つの目的は写真平板マスキング処即にお
いて厳密なすなわち臨界的なマスク位置合わせ工程が避
（）られる、セルの寸法を最小にした装置の製造方法を
提供することである。

本発明の更にもう１つの目的はセルの寸法と横方向の距
離を小さくした垂直チャンネル形ＭＯ８ＦＦＴ構造を提
供することである。

簡略して述べると、本発明の全体的な概念によれば、チ
ャンネル終端上部電極領域の位置とＶ溝の位置を定める
ために第１のマスクを用い、製造プロセスのこの特定の
点での臨界的なマスク位置合わせは言うまで；ｂなく如
何なるマスク位置合わせも必要としない製造プロセスが
提供される。更に、この同じマスクが」一部子電極コン
タクト（ＣＯｎｔａｃｔ　）の位置を定めるという別の
目的にも部分的に用いられる。

一態様では、この第１のマスクは窒化シリコンで構成さ
れ、これは順次、拡散用マスク、非等方性（異方ｆＩ）
Ｉツチング用マスク、選択的酸化用マスクとしての役目
を果す。この窒化シリコンのマスクは最終的に除去され
て装置の上部主表面のシリコンを露出させ、次いで上部
電極のメタライズを行う。

別の態様では、この第１のマスクは耐熱性のケイ化モリ
ブデン等の耐火金属ケイ化物で構成され、これは装置構
造の中にとどまり、最終的に上部主電極としての役目を
果す。このプロセスによって形成された最終的な装置構
造は、殆んどのＭＯＳゲート型装置の構造にお（）るよ
うな細長く伸びるゲート電極とは異なり、細長く伸びる
上部主電極を含む。ケイ化モリブデンはその表面を酸化
して隔離用絶縁層を形成できるという特性を有するので
、装置の上部全体をグー１へ電極金属層でおおうことが
できる。

窒化シリコンのマスクを使用した場合、ゲート電極を高
濃度にドーピングした、高導電度のポリシリコンで構成
することが好ましい。上部主端子金属層は第２のマスク
を使ってポリシリコンのゲート電極層にあけられたコン
タク１〜窓を介して装置の上部領域に接触する。

本発明によれば、ポリシリコンのゲート電極材料を通っ
てコンタクト窓をあけるための２つの異１９− なった方法が提供される。両方の方法とも第２のマスク
を使う。１つの方法では、」一部主電極コンタクト窓は
Ｖ溝と平行であり、■溝とほぼ同じ広がりを持つ。した
がって、ポリシリコンのゲート電極材料は実質的にＶ溝
の中にだけとどまり、上部主電極金属層は装置の残りの
上部主表面領域に接触する。好ましい実施例では、この
方法は、第２のマスクを第１のマスクに対して１ミクロ
ンの許容差でマスク位置合わせすることが必要である。

他方の方法では、上部主電極コンタクト窓は■溝に大体
直角となる。複数の短かい窓が用いられるが、これらの
窓は少なくとも一対のチャンネル終端上部電極領域間に
伸びる長さを持つ。この特定の形式では、ゲート幅が幾
分犠牲になるが、ＭＣ１−またはＩＧＴに対する臨界的
なマスク位置合わせ工程が不要になる。

特にＭＯ８ＴＯＴ、ｒＧＴ、ＭＯＳＦＥＴ等の改良され
たＶ溝１Ｍ造の絶縁ゲート型半導体装置の製造プロセス
においては、主表面をイなえ、少なくとも第１、第２お
よび第３の相次いで隣接した２０− 半導体層を含む半導体ウェー八を用意する。第１の半導
体層は一方の導電型であり、主表面まで伸びる。第２の
半導体層は反対導電型である。第３の半導体層は一方の
導電型である。ＭＣＴまたはＩＧＴの場合には、第４の
半導体層が設けられ、これは第２の半導体層と同じ導電
型である。

第１のマスクとしての役目を宋すことができる材料の層
が主表面上に形成される。次に、■字形溝の最終的な位
置を定めるため、１つ以上の細長い開口が第１のマスク
層中に形成される。

第１のマスク層は最初、拡散用マスクとして使用される
。第１のマスクの開口を通して不純物が第１の半導体層
に導入される。ドーパントとも呼ばれるこれらの不純物
は主表面に反対導電型のチャンネル終端電極領域を形成
するように選択される。不純物は少なくとも横方向にマ
スク層の下の途中まで拡散されてチャンネル終端電極領
域を定め、残りの第１の半導体層の部分が主表面まで伸
びる。

次に、第１のマスク層をエツチング用レジスト・マスク
として使って、マスクの開口の下に、主表面から第１の
半導体層を通って第２の半導体層の一部まで伸びるＶ溝
を形成する。当業者には既知のことであるが、■溝の底
を平１１３にしてＵ字形溝と呼ばれるものを形成しても
にい。本明ＩＩでは、［Ｖ溝］という用Ｍ１は包括的な
意味で用いており、Ｕ字形の溝や類似した溝構造をも包
含するものである。

次に■溝の側面にゲート絶縁層が形成され、グー１へ絶
縁層の−Ｌにゲート電極が形成される。

この製造プロセス全体の最終工程はチャンネル終端上部
電極領域と第１の半導体層の延長部に電気的に接触する
上部主電極を設けることである。

以上要約した本発明のプロセスの他に、これらのプロセ
スから種々の新しい装置構造が得られる。

これらの新しい装置構造の１つは■溝構造を持つＭＯ８
ＴｏＴである。Ｖ　Ｉ　型Ｍ　ＯＳ　Ｔ　ＯＴ　ハ半導
体本体を有し、この半導体本体は第１および第２の対向
した主表面をそなえ、また導電型が交互になっている第
１、第２、第３および第４の相次ぐ半導体層を含んでい
る。第１の半導体層と第３の半導体層は一方の導電型、
たとえばＮ導電型であり、第２の半導体層と第４の半導
体層は反対導電型、この例ではＰ３＃電型である。

第１の半導体層は第１のくすなわち上側）主表面に接し
、ドーピング濃度の相異なる２つの部分を含んでいる。

これらの部分のうち一方の部分はドーピング濃度が比較
的高く、第１の主表面に直接接している。たとえば、こ
の一方の部分はＮ＋エミッタを構成する。２つの部分の
うち他方の部分はドーピング濃度が比較的低く、第１の
主表面からＮ＋エミッタによって隔てられている。ＭＣ
Ｔでは、第１の半導体層のこの部分はＮエミッタと呼ぶ
ことができる。

装置の構造は更にＶ溝も含む。このＶ溝は第１の主表面
から第１の半導体層（Ｎエミッタ）を通って第２の半導
体層（Ｐベース）の中まで伸び、このため少なくともＮ
エミッタは■溝の下側部分に沿ってＶ溝の側面と交差す
る。

反対導電型のチャンネル終端上部電極領域、こ２３− の例ではＰ”ＭＯ８ＦＥＴ端子領域が第１の半導体層の
中にＶ溝の上側部分に直接接して形成され、第１の主表
面と■溝の上側部分の両方と交差する。

チャンネル終端上部電極領域（Ｐ＋ＭＯ８ＦＥＴ端子領
域）および第２の半導体ｆｆ１（Ｐベース）は両者の間
のＮエミッタ部分の中にあるチャンネル領域の長さを限
定する。

第１の主端子電極は第１の主表面でＮ＋エミッタとＰ＋
ＭＯ８ＦＥＴ端子領域と電気的に接触するように設けら
れる。第２の主端子電極は第２の主表面で第４の半導体
層、たとえばＭＯ８ＴＯＴＰ＋エミッタと電気的に接触
するように設けられる。最後に、絶縁ゲート電極がチャ
ンネル領域の上に重なり、そして所定の極性と大きさの
バイアス電圧、たとえば負のゲート電圧をゲート電極に
印加したとき、チャンネル領域の中にＰ十ＭＯ８ＦＥＴ
端子領域とＰベース領域を電気的に接続する反転チャン
ネルを誘起するように構成される。

本発明によって提供される他の新しい装置構造では、ポ
リシリクンのゲート電極を通して第２の２４− マスク層によって形成された上部主電極コンタクト窓が
■溝に対して大体直角となる構造、また遠隔の上部主端
子接触領域まで伸びるケイ化モリブデンの上部主端子電
極を含む構造が含まれる。

本発明による方法と構造の結果として、ＦＥＴチャンネ
ル密度が高くなる。換言すれば、単位チップ面積当りの
チャンネル数が比較的多くなる。

これはすべての装置構造において有利である。単一のマ
スクを用いて多数のマスク機能を行わせる結果として、
装置のすべての所要の領域が比較的小さな単位セル面積
の中に設けられる。これは特にＭＯ８ＴＯＴの場合に重
要である。ＭＯ８ＴＯ王の場合、各単位セルはＮ＋エミ
ッタ、Ｐ＋ＭＯ８ＦＥＴ端子領域、Ｎエミッタ、Ｐベー
ス、チャンネル領域、ゲート電極、および上部主端子電
極を含まなければならない。これらの領域は各々、全体
の装置に不可欠なものであり、本発明を適用しない場合
、寸法が大きくなる。本発明の製造方法を用いれば、従
来用られている５ミクロンの線幅と２ミクロンのマスク
位置合わＶ許容差でｕ４造を作ることができる。

更に、本発明によればＭＣＴおよびＩＧＴにおける寄生
効果が減少する。これらの寄生効果の詳細はＭＣＴどＩ
ＧＴで異なるが、両方とも横方向の距離に関連している
。この横方向の距離は前述の通り、本発明によって最小
となる。

３、発明の詳細な説明 まず第１図に、本発明のプロセスに従って製造されたＶ
溝型ＩＧＴ　１０の能動部分の概略断面図が示しである
。ｒＧＴ　１０はシリコンのような半導体本体１２を有
する。この半導体本体１２は第１の半導体層１４、第２
の半導体層１６、および第３の半導体層１８を順次含ん
でおり、これらの半導体層は本体１２の互いに対向した
第１の主表面２０ど第２の主表面２２との間に設けられ
ている。第１の半導体層１４および第３の半導体層１８
は一方の導電型、この例ではＰｓｍ型であり、また第２
の半導体層１６はＮ導電型である。

更に詳しくは、第１の半導体層１４はＩＧＴのＰベース
層を構成し、第２の半導体層１６はＩＧＴのＮ−ベース
層を構成し、第３の半導体層１８はＩＧＴのＰ＋陽極層
を構成する。

第１図でＰ＋陽極層はＮ＋端子層としてもよい。

この場合、装置全体は電力用ＮチャンネルＭＯ８ＦＥＴ
となり、Ｎ４層１８はトレイン領域と呼ばれ、Ｎ一層１
６はＮ−ドリフト領域と呼ばれる。

第１の半導体層１４はドーピング濃度の相異なる２つの
部分２４および２６を含む。部分２４の方がドーピング
濃度が高く、このため部分２４はＰ＋領域と呼ばれる。

部分２４は第１の主表面２０に直接接している。他方の
部分２６はドーピング濃度が比較的低く、第１の主表面
２０から部分２４によって隔てられている。

ＶＭＯ８製造技術に従って、■溝２８は第１の主表面２
０からＰパー２層１４を通って、部分的にＮ−ベース層
１６の中まで伸びる。Ｐパー２層１４の少なくとも他方
の部分２６はＶ溝の下側部分に沿ってＶ溝２８の側面に
接している。

反対導電型のチャンネル終端上都電ｌｌｌ１領域３０が
第１の半導体層１４の中にＶ溝２８の上側部分２７− に直接接触して形成され、第１の主表面２０とＶ溝の上
側部分の両方に接している。ＩＧＴの場合には、領域３
０はＮ＋陰極領域である。Ｎ＋陰極領域３０とＮ−ベー
ス層１６は両者の間にＰベース領域１４内に伸びている
チャンネル領域３２の良さを定める。

高濃度にドーピングされたポリシリコンのような、絶縁
されたゲート電極３４がチャンネル領域３２の上に重な
っている。そしてポリシリコンのグー１〜電極３４に適
当なバイアス電圧を印加したとき、Ｎ＋陰極領域３０と
Ｎ−ベース層１６を電気的に接続する反転チャンネルが
チャンネル領域３２の中に誘起される。ポリシリコンの
ゲート電８ｉ３４は二酸化シリコンのようなゲート絶縁
用酸化物３６によってチャンネル領域３２から絶縁され
、またその上部はやはり二酸化シリコンの隔離用絶縁物
３８によって囲まれている。装置のゲート端子４０は遠
隔のゲート・コンタクト４２を介してポリシリコンのゲ
ート電極３４に電気的に接続されている。

２８一 種々の単位セルのポリシリコンのゲート電極は通常の慣
例に従ってくし状構成に一緒に接続される。そして、す
べてのゲート電極は装置の能動領域すなわち通電領域か
ら離れた位置すなわち遠隔の位置で装置のゲート端子４
０に接続される。

第１図の装置の構造を完成するために、第１の主端子電
極すなわち陰極電極４４が第１の主表面２０においてＰ
パー２層１４およびＮ＋陰極領域３０と電気的に接触す
る。このように、Ｐパー２層１４は陰極電極（４４）に
短絡される。更に具体的にいうと、陰極金属層４４がＰ
十延長部２４に接続される。このため、部分２４を単に
基準濃度にドーピングした場合に比べ、陰極金属層（４
４）とＰパー２層１４との間に比較的低い抵抗値の短絡
接続が得られる。同時に、この特定の構造によってチャ
ンネル領域３２の反転が容易になる。

これはチャンネル領域３２が不純物濃度の比較的低いＰ
ベース部分２６に含まれているからである。

陰極金属層すなわち陰極電極４４は装置の陰極端子４６
に接続される。

最後に、装置の陽極金Ｒ層すなわち陰極Ｎ極４８が第２
の主表面２２でＰ＋陽極層１８と電気的に接触り−るよ
うに設けられ、装置の陽極端子５０に接続される。

第１図のＩＧＴ装置１０の一般的な動作についで説明す
ると、正の電圧がゲート電極３４に印加されて、Ｎ＋陰
極領域３０とＮ−ベース層１６との間のチャンネル領域
３２にＮ型導通チャンネルが反転によって誘起されたと
ぎ、装置は順方向導通状態になる。誘起された導通チャ
ンネル３２を介して、陰極領域３０から電子がＮ−ベー
ス領域１Ｇに導入される。同時に、Ｐ十陽極領域１８か
ら正孔がＮ−ベース領１ｉＪ１６に注入される。Ｎ−ベ
ース領域１６におけるこれらの電子と正孔との再結合に
よってＩＧＴ　１０を通る電流が生じる。

装置１０をターンオフするためには、正のゲート電圧が
ゲート電極３４から除かれて、導通チャンネル３２はも
はや誘起されない。この点で、ＩＧＴ装置はもはや導通
状態を維持しない。

前に述べたように、ＩＧＴには固有の寄生サイリスタが
存在し、これはＮ＋領１＠３０．Ｐベース層１４、Ｎ−
ベース層１６、およびＰ＋陽極層１８で構成される。装
置を通る電流が増大するにつれて、結果的に奇生サイリ
スタを望ましくないオン状態にラッチさせる種々の要因
が一層顕著になる。これらの要因の内のできる限り多く
の要因を最小にすることが望ましい。

これらの不利な要因の内の１つの要因はＰベース層１４
の中の電圧降下である。というのは、寄生正孔電流が一
般に矢印５２で表わされる径路に沿って流れるからであ
る。Ｎ→°陰極領域３０が非常に浅くなるように作られ
ているので、この径路５２が横方向の距離の大部分をき
めている。したがって、径路５２の正孔電流は横方向の
電圧降下を生じさせると考えられる。要約すると、代表
的な径路５２に沿って流れる正孔電流はＰベース層１４
とＮ＋陰極領域３０との間のＰＮ接合を順方向バイアス
する傾向がある。この順方向バイアスが閾値レベルより
大きくなってしまうと、寄生サイリスタが好ま−しくな
いオン状態にラッチされる。

３１− この傾向については、前記特願昭５８−０５８８２５号
および特願昭５８−０６３１３０号に詳しく説明されて
いる。

本発明では、電流径路５２の横方向の長さを最小限にす
ることによってこの特定の寄生効果を最小限にしている
。更に、Ｐベース層１４のＰ＋延長領域２４がＰベース
層１４に対する低抵抗のオーム接触を高める作用を行う
ので、更にこの寄生効果を最小限にしている。

例示した構造では、チャンネル３２の長さくすなわち、
Ｎ＋陰極領域３０の下のＰベース層の厚さにほぼ等しい
長さ）は約１．５ミクロンである。

セルの反復距離は約１５ミクロンであり、径路５２に沿
った短絡部までの最大距離は約２．５ミクロンである。

チャンネルを含む層２６のドーピングｉ％疫は約１０１
７／ｃｍ３である。この結果、シート抵抗は約５５０オ
ーム／スクエアとなり、１０００アンペア／　ｃｍ　２
における横方向の最大降下は約１００ミリポル１〜とな
る。４０％の正孔電流部分と０．５ボルトの横方向ラッ
チング電圧閾値３２− に基づいて、ラッチング電流密度は約１００００アンペ
ア／ＣＴ１１２となる。この構造のチャンネル幅は約１
３メートル／１２である。

本発明に従って第１図の装置１０を製造するためのプロ
セスの１例を第２Ａ図乃至第２Ｅ図および第３Ａ図を参
照して説明する。便宜上、類似または対応する素子を示
すのに同じ参照番号が使用される。

まず、第２Ａ図に全体的に示したように、半導体ウェー
ハが用意され、このウェーハは上部主表面２０、ならび
に第１図の半導体層１４．１６、および１８（図示しな
い）に対応する少なくとも第１、第２、および第３の相
次いで隣接した半導体層を含む。当業者には周知のよう
に、このようなつ■−ハはまずＰ＋シリコン半導体基板
１８（第１図）から始めて、その上にＮ−ベース層１６
をエピタキシャル成長させることによって設けるのが導
通である。その後、Ｐベース１Ｆｉ１４が形成される。

チャンネル長を最短にするためには、Ｐベース層１４を
拡散によって形成づることが好ましいが、そのかわりに
ρベース層１４をエピタキシャル成長さセることもでき
る。ウェーハ基準プｌ］セスには、Ｐベース層１４と同
じ導電型で比較的高度にドーピングされた層２４をＰベ
ース層１１！Ｉの一部として第１主表面２０に直接接し
で形成する工程を含めることができる。この特定の層２
４はＩＧＴの場合は（随意選択により設けるもので）有
益ではあるが、ＭＯ３ＴＯＴの場合は上部Ｊミッタ領域
を形成するので不可欠である。

次に、第１のマスク層としての役目を果すことのできる
層６０が主表面２０の上に設置されて、適当なパターン
に形成される。これは第２Ａ図に示すプロセスにおける
特定の工程である。第１のマスク層６０はたとえば酸化
物／窒化物の層で構成され、これは１５００オングスト
ロームの窒化シリコ１ン層６４とその下の５００オング
ストロームの二酸化シリコン層６２からなる。第１のマ
スク層６０の開口６６は第１図のＶ溝２８のＲ線内な位
置をきめる。

次に第２Ｂ図に示Ｊように、上部主表面２０にＮ＋陰極
領域３０を形成するために、適当な不純物が開口６６を
通してＰベース層１／ｌに導入される。これらの不純物
は少なくとも横方向にマスク層６０の下の一部まで拡散
されてＮ＋陰極領域３０を定め、Ｐベース層１４の部分
２４は主表面２０まで伸びて陰極・ベース間知１８部を
形成する。

これらの不純物は当業者には周知の多数の従来技術の内
のいずれか１つを使って導入し拡散することができる。

Ｎ＋領域３ｏのドナー（Ｎｆｆｉ）ドーパント濃度はＰ
＋層２４のアクセプタ（Ｐ型）ドーパント濃度より高く
することが理解されよう。

Ｐ＋層２４を希望する場合は、Ｐ＋層２４より前にＮ＋
領域３０を形成するのが好ましいことがある。具体的に
いうと、Ｎ十領域３ｏが部分的に拡散されてから、Ｐ＋
層２４のドーパント（たとえば硼素）が第１のマスク層
６０を通してシリコンをドーピングするのに充分な高エ
ネルギーで打込まれる。付加的なマスクは必要でない。

このプロセス順序では、Ｐ＋層２４のドーパントに比べ
て拡散係数の低いＮ＋領域３０のドーパントを使３５− うことかできる。

次に第２Ｃ図に示すように、第１のマスク層６０が再び
使用され、今度は開口６６の下にＶ溝２８を形成するた
めのエツチング用レジスト・マスクとして使用される。

本明細出では「Ｖ溝」とは、正ｆＫＩな形状とは無関係
に、Ｐベース層１４全体を通って、部分的にＮベース層
１６の中まで伸びる任意の溝を意味する。前に述べたよ
うに、このようなＶ溝は（１００）配向のシリコン基板
上に水平から５４．７°傾斜した切込みを作る非等方性
エツチングを用いて形成することができる。当該分野で
知られているように異なる装置降伏特性をｔするため、
Ｖ溝２８は底が平らなＶ字形としてもよい。このような
溝は完全なＶ字形の溝を作るエツチング処理を途中で止
めることによって形成することができる。■溝２８は底
が平らなＵ字形としてもよい。これは（１１０）配向の
シリコン基板に非等方性エツチングを使うか、または（
１１１）または（１００’）配向のシリコン基板に反応
性イオン・エツチングを用いることによって得ら３６− れる。そのかわりに、■満２８は全体的にＵ字形として
もよい。これは、横方向エツチングによりＮ十領域３０
の全部が除去されてしまわないことを条件として、等方
性エツチングを使うことにより得られる。

第２Ｂ図と第２Ｃ図の両方で同じマスク６０が使用され
ることに注意されたい。Ｐ子ベース延長領域２４、Ｎ＋
陰極領域３０．およびＶ溝２８はすべて同じマスクによ
って形成されるため互に対し正確に位置決めされ、この
ため、マスク位置合わせを繰返し行ったり、そのマスク
位置合わせを許容差内にする必要はなくなる。このよう
にして、各Ｎ十陰極領域３０の横方向寸法は絶対最小値
に保つことができる。

次に第２Ｄ図に示すように、選択的酸化処理によりＶ溝
２８の側面にゲート絶縁層３６が形成される。前と同じ
マスク６０が、この工程中　Ｎ　＋陰極（ソース）領域
３０とＰ子ベース延長領域２４の上部を酸化しないよう
に防止している。

次にゲート電極がゲート絶縁ｍ３６上に形成される。第
１図の装置のグー１〜電極Ｉｌｔ造を形成するためのプ
１コセスは第２Ｆ図および第３△乃至３０図に示しであ
る。別の構造を形成するための別のプロセスが第２Ｅ図
、第４Ａ図および第４Ｂ図に示しである。したがって、
第２Ｆ図は両方の構造に共通である。

第２Ｅ図に於いて、高瀧麻にドーピングされた（すなわ
ち高導電度の）ポリシリコンの電極層３４がつＩ−ハ全
体の上に形成される。次に、第２のマスク（図示しない
）が設けられ、これを使ってエツチングを行うことによ
り、第３Ａ図に示されているように、ポリシリコンの電
極層３４の中に上部主電極コンタクト窓６８が開けられ
る。それから第３Ａ図に示すように、以後隔離用酸化と
呼ぶ酸化工程で上部主電極＝１ンタクト窓６８の側壁を
含むポリシリコンの電極層３４のすべての露出した表面
が選択的に酸化され、ゲート電極隔離用絶縁層３８を形
成する。この特定の選択的な酸化］二押中、第１のマス
ク６０、特にその窒化物層６４はＰ＋延長部２４とＮ　
＋陰極領域３０を酸化から保護する。

第３Ｂ図は第３Ａ図と類似しているが、ポリシリ−１ン
のゲート電極３４′の大きな位置ずれを示している。以
下に述べるように本発明の特徴としてこの位置ずれに対
処できる。第３Ａ図の位置ずれしていないゲート電極３
４に化べて、第３Ｂ図ではゲート電極３４′が右側にず
れている。これはコンタクＩ・窓６８が位置ずれしたマ
スクによって聞けられたときに生じる。図示した種々の
酸化物層に対して、このようなマスクの位置ずれはまず
Ｎ＋＋域３０を表面３０′で露出させる。しかし隔離用
酸化の時に、露出した表面３０′上のグー１〜絶縁層３
６の厚みが増して、陽酸用酸化物層３８より若干厚くな
る。したがって、その後に電極コンタクト窓６８がＮ十
領域３０とＰ＋領域２４の表面７０まで開けられたとき
、前に露出されたシリコン表面３０′おにびポリシリコ
ンの電極層３４′は、少なくとも酸化物層３８の厚い酸
化物か、または現在の例では１５００オンゲス］〜ロー
ムの窒化物層とその下の５００オンダストロー３９− ムの酸化物層からなる第１のマスク層で覆われている。

単に表面的に考えると、第３Ｂ図の装置における位置ず
れによって装置は動作しないように思われるであろう。

その理由は、ポリシリコンの各ゲート電極３４′がぞの
対応する左側チャンネル３２の上に完全に重なっていな
いので各左側チャンネル３２が電流を通すことができず
、また各々の対応する右側チャンネルが主端子金属層を
適用すべき表面７０から電気的に隔離されているように
見えるためである。しかし、第３Ｃ図に示すようにＮ十
領域３０を構成することにより、右側チャンネル３２は
表面７０に適用すべぎ主端子金属層と確実に電気的に接
触する。具体的にいうと、Ｎ１領域３０はエツチングさ
れていない指状部に沿って一定間隔で、このエツチング
されていない各指状部を完全に横切って伸びる。図を明
瞭にするため、第３Ｃ図には、通常プロセスのこの持点
の点に存在するシリコン窒化物のマスク層が示されてい
ない。第３Ｃ図のような付加的マスクを使わ４０− なければならないＮ＋＋域３０の変形を第１図および後
述の第７図の装置構造に組み込むことができる。イ」加
的なマスクには厳しいマスク位置合わせは必要でない。

というのは、付加的なマスクはたとえば第１のマスク層
６０に対してほぼ９０゜の角痕に配列されたストライプ
で構成されるからである。

第３Ａ図に示すように、第２のマスクによって形成され
、構造の表面に沿って伸びる開口または窓６８は■溝２
８の縦軸線に平行になっており、■溝とほぼ同一の広が
りを持っている。

このプロセスには第１図の陰極電極４４のような上部主
電極を設ける工程も含まれる。第１図に示すように、こ
の上部主電極はＮ＋隙積極領域３０ようなチャンネル終
端上部電極領域とＰ＋延長部２４のような第１の半導体
層１４の延長部と電気的に接触している。前述のプロセ
スの説明を第３Ａ図を参照して続けると、上部主電極を
設ける工程は窒化シリコン層６４および比較的薄い酸化
シリコン層６２からなる第１のマスク６０を（軽い酸化
物エツチングにより）選択的に除去することによりＮ＋
エミッタ領域３０とＰ＋延長部２４を露出する作業を含
む。この点まで、Ｎ＋エミッタ領域３０とＰ＋延長部２
４はともに、種々の選択的酸化工程の間、窒化シリコン
のマスク６４によって保護されてきた。Ｎ＋ポリシリコ
ンの電極ｍ３４の遠隔部上にある隔離用酸化物層３８を
除去するために（図示されない）コンタクト窓用マスク
が使用される。この窓に対するマスキングは装置の図示
された部分に対して必要なマスキングどは独立なもので
ある。その後、アルミニウムのような適当な電極金属が
ウェー八表面に蒸着され、そのパターン形成により、図
示されたＰ＋領域２４およびＮ＋領域３０の各々と接触
する（図示されない）主端子電極金属層およびＮ＋ポリ
シリコンのゲート電極３４に対する（図示されない）コ
ンタクト層またはパッドが形成される。

本発明の別のプロセスとその結果得られる装置構造を第
４Ａ図と第４Ｂ図に示しである。このプロセスにおける
第４Ａ図および第４Ｂ図は第３Ａ図のかわりに第２Ｅ図
に続くものである。簡単に言えば、ゲート幅を犠牲にす
ることによって、ＩＧＴ　１０（またはＭＣＴ）に対す
る臨界的な位置合わせ工程をすべてなくすことができる
。第４Δ図および第４Ｂ図では、縦軸線がＶ溝２８の縦
軸線に対して大体直角に伸びる複数の上部主コンタクト
窓７８を（図示しない）第２のマスクを用いてあけるこ
とによって、ポリシリコンのゲート電極層３４に特定の
パターンを形成する。したがって、これらの比較的短い
開口または窓７８はポリシリコンのゲート電極層３４の
全体的な連続性を遮断することはない。この特定の方法
は、たとえば第４Ａ図および第４Ｂ図に故意に位置ずれ
させた場合を示すように、マスク位置合わせに関する限
り臨界的でない。更に、第４Ｂ図に示すように各開ロア
８は実質的に１つの単位セルにわたって伸びているが、
これらの開ロア８またはその内の選択された開口は複数
の単位セルにわたって伸びていてもよい。

第４Ａ図の簡略化した断面図に示すように、窓４３− ７８の大部分にわたって、窒化シリコン層６４とその下
の薄く酸化物層６２があり、これらはエツチングして中
間のＰ＋延長領域２４とＮ＋コンタクト領域３０にコン
タク１〜を形成できる状態にある。６窓７８の両端では
、図示のようにポリシリコンのグー１へ電極層３４上に
隔離用酸化物層３８が存在し、この酸化物層３８とゲー
ト電極層３４は装置の最終構造に残る。したがって、各
開ロア８は一対のＮ＋陰極領域３０および中間のＰ＋延
長領域２４にまたがる充分な良さ伸びていることがわか
る。

第４Ｂ図では、ポリシリコンの領域３４はＶ字形のエツ
チングを行ったところではゲート酸化物層３６の上に重
なり、エツチングされていない表面上では窒化物のマス
ク層３０の上に重なるものとして示されている。ポリシ
リコンの側面および上面は隔離用酸化物層３８によって
保護される。

ポリシリコンの開ロア８では、酸化物層７９Ａおよび７
９Ｂが隔離用酸化工程の間にかなり成長し、各々が隔離
用酸化物層３８と少なくとも同じ厚さ４４− になっている。領域８２および８３はそれぞれＮ＋領１
３０およびＰ中層２４（またはＰベース１４）の上の窒
化物のマスク層６４を含んでいる。

第４Ａ図および第４Ｂ図の装置の最終処理は第３Ａ図に
ついて前述したように行われる。詳しくいうと、窓７８
を通して露出している窒化物のマスク層６００部分が除
去される。前と同様、（図示されない）コンタクト窓用
マスクを用いて、ポリシリコンのゲート電極層３４の遠
隔の一部分の上の隔離用酸化物３８を除去する。それか
ら、装置の上部表面全体がメタライズされ、そのパター
ン形成を行って、（図示されない）ポリシリコン・コン
タクト・ボンディング用パッドと（図示されない）主端
子金属層を形成する。

次に、第５図に示すＩＧＴ装置構造について説明すると
、上部主電極金属層はケイ化モリブデンのような耐火金
属で構成され、これに対する外部電気接続は遠隔のコン
タクトによって行われる。

第５図の装置では、最上部の金属層９０はゲート金属層
であり、ケイ化モリブデンからなる上部主ｆｆｉｔｉＭ
９２が隔離用酸化物ｍ９４で囲まれている。

電気的には、第５図の装置は第１図の装置と同様に動作
づる。

第５図の装置の製造プロセスは最初、第６Ａ図、第６Ｂ
図および第６Ｃ図に全体的に示したように進む。第６Ａ
図、第６Ｂ図および第６Ｃ図は全体的に第２Ａ図、第２
Ｂ図および第２Ｃ図と類似している。但し、第１のマス
ク９２が耐火金属ケイ化物で構成され、これが装置の最
終構造に残る点が異なる。この第１のマスク９２は上部
電極金属層を確実に位置ぎめする。というのは、この第
１のマスク９２は上部電極金属層を構成するとともに、
拡散によって形成されるＮ＋陰極領域３０およびＶ溝２
８を確実に位置きめするからである。

第６Ａ図、第６Ｂ図および第６Ｃ図に示すように、ケイ
化モリブデンのマスク９２の上側表面に酸化物層９４を
形成することが好ましい。

このプロセスは第６Ｄ図に示すように続く。第６Ｄ図で
は、ゲート絶縁層３６が溝の側壁に形成される。同時に
、ケイ化モリブデンのマスク寸なわち電極９２の側部が
酸化される。

次に、第５図で遠隔に設けた開口９６として表わされた
陰極電極開口が１つ以上、ケイ化モリブデン酸化物層９
４を通して形成される。ウェーハがメタライズされた後
、グー］・電極と遠隔の陰極電極を分けるように金属パ
ターンが形成される。

次に第７図には本発明によるＶ溝型ＭＯ８ＴＯＴ　１０
０が示されている。第７図のＭＯ８ＴＯＴ　１００は半
導体本体１０２を有する。半導体本体１０２は第１およ
び第２の対向する主表面１０４および１０６があり、ま
た相次ぐ第１、第２、第３および第４の半導体層１０８
．１１０．１１２および１１４を含む。これらの半導体
層は導電型が交互になっている。第１および第３の半導
体層１０８および１１２は一方の導電型、この例ではＮ
導電型になっている。第２および第４の半導体層１１０
および１１４は反対導電型、この例ではＰ導電型になっ
ている。

第７図のＭ　ＯＳ　Ｔ　ＯＴ　Ｊｊｌ造の図示された部
分には２つの形式のＭＯＳＦＥＴが含まれている。す４
７− なわち、第７図の配列で左側の２つのＶ溝１１８に対応
する一対のＰチャンネル形エンハンスメント・モードの
ターンオフ用ＭＯ８ＦＥＴ　１１６と第７図の右側の比
較的深いＶ溝に対応する１つのＮチャンネル形エンハン
スメント・モードのターンオン用ＭＯ８ＦＥＴ　１２０
が含まれている。

完成したＭＯ８ＴＯＴにはＭＯＳＦＥＴ　１１６のよう
な数十個のターンオフ用ＭＯ８ＦＥＴとＭＯＳＦＥＴ　
１２０のようなずっと数の少ないターンオン用ＭＯ８Ｆ
ＥＴが含まれる。この点で、本発明は主としてＭＯ８Ｔ
ＯＴ装置１００全体に有利なターンオフ特性を与えるタ
ーンオフ用ＭＯ８ＦＥＴ　１１６の構造に関していると
いうことができる。ターンオン用ＭＯ８ＦＥＴ　１２０
はサイリスタ装置１００全体を最初に導通状態にゲート
駆動するために用いることのできる多数の技術の代表例
を示しているに過ぎない。

この点で、第７図では４つの半導体層１０８．１１０．
１１２および１１４が４層ＰＮＰＮサイリスタ構造を構
成していることがわかる。しかし４８− 正しい動作を行うため第１の半導体層１０８には第１の
主表面１０４に直接隣接したＮ＋エミッタ１２４のよう
な比較的高ドーピング濃度の部分１２４、および第１の
主表面１０４からＮ＋部分１２４によって隔てられた比
較的低ドーピング温石のもう１つの部分１２６が含まれ
ている。

２つの中間半導体層１１０および１１２は４層サイリス
タのＰベースとＮ−ベースをそれぞれ構成している。半
導体層１０８の部分１２４および１２６はサイリスタ陰
極領域、更に詳しくはＮ＋エミッタ領域１２４およびＮ
エミッタ領域１２６を構成している。最後に、Ｐ＋領域
１１４はザイリスタ陽極領域を構成し、これはＰ４エミ
ッタとも呼ばれる。この構造に付随して、陰極金属層１
２８が全体的に装置の上側表面１０４の上にＮ＋エミッ
タ１２４と接触して形成され、装置の陰極端子１３０に
接続されている。また、陽極金属層１３２が第２の主表
面１０６の上にＰ十エミッタ領域１１４に接触して形成
され、装置の陽極端子１３４に接続されている。

航述したように、ターンオン用１−ランジスタ１２０は
これまで）ホベてきたサイリスタ装置を導通状態にゲー
ト駆動するために設けられている。更に詳しくは、ター
ンオン用トランジスタ１２０には絶縁グー１−電ｌｌ１
１３６が含まれている。絶縁グー１へ電極１３６はたと
えばポリシリコンで作られ、■溝１２２の側壁からゲー
ト酸化物１３８によって隔てられ、陰極金属層１２８か
らゲート隔離用酸化物１４０によって隔てられている。

ポリシリコンのゲート１３６は、適当なバイアス電圧、
この例では正の電圧がゲート１３６に加えられたとぎ、
チャンネル領域１４２の中に導通チャンネルを誘起する
ように構成されており、この導通チャンネルは装置を導
通状態にゲート駆動する役目を果す。このようにターン
オンについては、装置１００はＭＯＳゲート型サイリス
タとして代表的な形で示しであるが、この特定のターン
オン方法は１例に過ぎない。

ターンオフ用ＭＯ８ＦＥＴ　１１６には上記のＶ溝１１
８が含まれており、■溝１１８は第１の主表面１０４か
らＮエミツタ層１０８を通ってＰベース層１１０の中ま
で伸びている。このように比較的低ドーピング濃度のＮ
エミッタ１０８の部分１１６はＶ満１１８の下側部分に
沿ってＶ溝１１８の側面と交差している。オフグー］・
・ポリシリコン領域１４８は、通常ターンオン用トラン
ジスタ１２０のゲート酸化物１３８と一緒に成長するゲ
ート酸化物１３７によって各々のＶ溝表面１１８から隔
てられている。各オフゲート・ポリシリコン領域１４８
の上面と側壁には隔離用酸化物１４１があり、この酸化
物１４１は隔離用酸化物領域１４０と同時に成長させる
ことが好ましい。

反対導電型のチャンネル終端上都電ｔ［域１４４、たと
えばＰ＋ＭＯ８ＦＥＴ端子領域１４４が第１の層１０日
の中にＶ溝１１８の上側部分に直接接して形成され、第
１の主表面１０４とＶ溝１１８の上側部分の両方に交差
する。Ｐ＋ドレイン領域１４４とＰベース領域１１０は
、両者の間でＮエミッタ領域１０８の中に伸びるチャン
ネル領域１４６の長さを定める。

５１− 最後に、たとえばポリシリコンで構成された絶縁グー］
−電極１４８はチャンネル領域１４６の上に重なり、所
定の極性と大きさを有するバイアス電圧が印加されたと
ぎチ【・ンネル領域１４６の中にＰ”ＭＯ８ＦＥＴ端子
領域１４４どＰベース層１１０を電気的に接続する反転
チャンネルが誘起されるように構成されている。この例
では、ターンオフ用ＭＯ８ＦＥＴ　１１６を導通状態に
バイアスしてＭＯ８ＴＯＴ装置１００全体をターンオフ
するのは負のゲート電圧である。ポリシリコンのゲート
電極１４８は１５２で表わされる遠隔のゲート・コンタ
クトによって装置のグー１一端子１５０に接続される。

第７図のＭＯ８ＴＯＴＳｉ置１００の動装については一
般的に前記特願昭５７−２１９３８６号に説明されてい
る。要約すると、多くの解析においては４ｍＰＮＰＮサ
イリスタ構造は上側のＮＰＮバイポーラ・トランジスタ
と下側のＰＮＰバイポーラ・トランジスタから構成され
た２つの１〜ランジスタの等価回路にＪ：って表わすこ
とができる。

５２− 上側のＮ　Ｐ　Ｎ　ｌ−ランジスタのベースは下側のＰ
ＮＰトランジスタのコレクタに接続され（そしてそれと
同じ装置領域を含み）、また下側のＰ　Ｎ　Ｐ　トラン
ジスタのベースは上側のＮＰＮＩ−ランジスタのコレク
タに対応している（そしてそれと同じ装置領域を含んで
いる）。サイリスタ装置全体は再生形である。すなわち
、装置の構造と電流によって２個のバイポーラ・トラン
ジスタのベース接地電流利得の和が１より大きくなった
ときに、導通状態にラッチされる。ＭＯ８ＴＯＴ　１０
０では２つのトランジスタの等価回路の上側のＮＰＮバ
イポーラ・トランジスタには層１０８．１１０および１
１２が含まれ、下側のＰＮＰバイポーラ・トランジスタ
には層１１０．１１２および１１４が含まれる。

ＭＯ８ＴＯＴ　１００が導通しているとき、装置電流が
陽極電極１３２から陰極電極１２８に流れ、等価回路の
２個のバイポーラ・トランジスタは再生モードで動作す
る。すなわち、一方のトランジスタのコレクタ電流は他
方のトランジスタのベースを駆動し、他方のコレクタ電
流が一方のトランジスタのベースを駆動する。

この再生動作の一部として、矢印１６０によって全体的
に表わされた正孔電流がＰベース領域１１０からＮエミ
ッタ領域１０８へ流れる。２つのトランジスタの等価回
路では、矢印１６０によって表わされるこの正孔電流は
上側のＮＰＮバイポーラ・トランジスタのベース電流と
みなすことができ、ベース・エミッタ間ＰＮ接合を順方
向バイアスしている。

装置のターンオフについては、ポリシリコンのゲート電
極１４８に負のバイアス電圧が印加されたとき、矢印１
６２によって表わされるバイパス電流径路が設定され、
これは１６０で表わされる正孔電流径路から正孔電流を
引き去る、すなわち「奪い去る」。ゲート電極１４８の
バイアス電圧が充分な大きさに達したとき、ターンオフ
用ＭＯ８ＦＥＴ　１１６の抵抗が充分小さな値となり、
これにより上側のＮＰＮバイポーラ・トランジスタのベ
ース・エミッタ間電圧が小さくなる。したかって、ザイ
リスタ構造の再生動作はもはや紐持されず、装置はター
ンオフ用する。

この説明と第７図から、電流径路１６２の抵抗が装置１
００のターンオフ特ｆ１１をきめる上で重要なパラメー
タであることがわかる。バイパス電流径路１６２の抵抗
が低くなるにつれて、ターンオフできる装置電流が大き
くなる。また第７図から明らかなように、バイパス電流
径路１６２の抵抗の一因はｒＸＪで表わされる最悪ケー
スの点とチャンネル１４６の下端との間の横方向距離で
ある。

また、この横方向距ｇｉｌｔを最小値に減らず本発明の
プロレスにより右利な構造が１９られることもわかる。

構造の特定の１つの例では、第７図のＭＯ８ＴＯＴ　１
００の寸法は次のようになる。ずなわら、Ｎ＋エミッタ
領域１２４の深さは表面１０４から約１ミクロン、Ｐ＋
ＭＯ８ＦＦＴ端子領域１４４の深さは表面１０４から約
２ミクロン、Ｎベース領域１０８の深さは表面１０４か
ら約３ミクロン、Ｐベース領域１１０の深さは表面から
約８ミクロｂｂ− ンである。典型的な不純物濃度は次の通りである。

Ｎ＋エミッタ１２４　：　５Ｘ１０”　／ｃｔ１１３Ｐ
＋ＭＯ３ＦＦＴ 端子１４４　：２Ｘ１０”　／Ｃｌ１１３Ｎベース部分
１２６　：　５Ｘ１０１６　／ｃｍ３Ｐベース１１０　
：６ｘｌＯ”　／ｃＴ１１３これらの寸法と不純物濃度
の結果として、Ｐベース１１０の抵抗は３００オーム／
スクエアとなる。このため指状（ｆｉｎｅｒ）形の構造
では、Ｐベースの横方向抵抗は６０マイクロオーム／Ｃ
１１２より小さくなる。換言すれば、１０００アンペア
／ｃＴ１１２の電流密度では、Ｐベース１１０で生じる
横方向の最大電圧降下は６０ミリボルトである。これに
ＭＯ８ＦＥＴチャンネル１４６（５０００オーム／スク
エア）の電圧降下が加わり、これは１０００アンペア／
ｃＴ１１２で２００ミリボルトより若干小さい。−次元
のターンオフｔ１紳に基づいて、ＭＯ８ＴＯＴのスイッ
ヂング電流予測値は（１０００）Ｘ　（１１０，４）Ｘ
　（０，８１０，２６０）−７，７キロアンペア／ｃｖ
２となる。ここで０゜５６− ４はＰベース１１０の電流の正孔部分であり、０゜８（
ボルト）はＮ十エミッタ１２４とＰベース１１０との間
の臨界電位である。第７図のＭＯ８ＴＯＴ　１００では
、Ｐベース層１１０とＮエミツタ層１０８はともにエピ
タキシャル層とすることが好ましい。これにより、ター
ンオン用ＭＯ８ＦＥＴ　１２０の低いゲート閾値、ター
ンオフ用ＭＯ８ＦＥＴ　１１６の低いゲート閾１直、お
よび両方の層１１０および１１８の比較的低いシー１−
抵抗が可能となる。

第７図のＭＯ８ＴＯＴ　１００のｍ造を第１図のＩＧＴ
　１０の構造と比較すると、上部電極領域は（第７図の
ターンオン用ＭＯ８ＦＥＴ　１２０を無視すれば）はぼ
同一であるが、導電型だけが両者間で相異なっている。

したがって、はぼ同一の製造技術を使うことができるが
、但しプロセスの第１工程で得られる半導体つ１−ハは
３層でなく４層となる点が異なっている。第７図のＭＯ
８ＴＯＴ　１００の製造の場合は、第１の層１０８はＮ
導電型となる。前述した第１図のＩＧＴ１０の場合は、
第１のｍ１４はＰ導電型となる。

第８図は別のＭＯ８ＴＯＴ構造を示し、第７図との相違
点は遠隔の陰極コンタクトまで伸びたケイ化モリブデン
の陰極電極１５０が用いられているということである。

したがって、第８図のＭＯ８ＴＯＴと第７図のＭＯ８Ｔ
ＯＴとの間の関係は第５図のｒＧＴと第１図のＩＧＴと
の間の関係と同じである。同様に、前述した第５図のＩ
ＧＴの製造■稈と実質的に同じ製造工程を用いて第８図
のＭＯ８ＴＯＴを製造することができる。但し、この場
合も、３層ウェーハでなく、４層ウェーハで開始される
。

また第４Ａ図と第４Ｂ図に示″！１−代替方法を用いて
ＭＯ８ＴＯＴ装置を製造することもでき、大体第７図の
ＭＯ８ＴＯＴと同じになるが、主Ｎ極コンタク１−窓は
Ｖ溝１１８に対して大体直角となる。

以上、ベース領域内の横方向電圧降下が低い半導体装置
の種々の形式について説明した。この場合、ＩＧＴでは
オン状態にラッチする前の電流通電容惜が大きくなるの
に対して、ＭＯ８ＴＯＴではより多くの装置電流を通ず
ことができ、またこの電流をターンオフづ−ることがで
きる。これらの装置の製造方法について説明したが、こ
のような方法により、臨界的なマスク位置合わけ工程の
所要数が削減されるかまたはなくなり、またいくつかの
マスク位置合わせでは許容公差を大きくすることができ
る。その結果、装置の分留りが向上し、装置のコストが
低下する。

本発明の特定の実施例を図示し説明してぎたが、当業者
が多数の変形や変更を行えることは明らかである。この
ため、特許請求の範囲は本発明の趣旨と範囲内に入るこ
のような変形や変更をすべて包含するものと理解された
い。

【図面の簡単な説明】

第１図は本発明による１つの形式のＩＧＴの一部分の概
略断面図である。第２Ａ図乃至第２Ｆ図は第１図の装置
の製造方法の数工程を示す断面図である。第３Ａ図は第
１図の装置を製造するプロセスの内の第２Ｅ図に示すＩ
Ｐｉ！に続く工程を示す断面図である。第３Ｂ図は装置
にとって致命的で５９− はないが、第３Ａ図に示寸装置に比べてゲートの位置ず
れが大きい場合を示す断面図である。第３Ｃ図は第３Ｂ
図に示すゲートの位置ずれを救済するため（図示しない
）上側電極をＭＣＴまたはＩＧＴのＭＯ８ＦＥＴ端子領
域に確実に接触させるための、余分のマスクを必要とす
る１つの方法を示す部分斜視図である。第４Ａ図および
第４Ｂ図は第３Ａ図の工程の代替の工程を示し、更に詳
しくはＶ溝に対して大体直角に主電極］ンタクト窓をあ
ける工程を示す断面図および平面図である。 第５図はケイ化モリブデンの上部主電極を使用したＩＧ
Ｔの概略断面図である。第６Ａ図乃至第６Ｄ図は第５図
の装置の製造プロセスの工程を示す断面図である。第７
図は本発明によるＭＯ８ＴＯ王の一部分の概略断面図で
ある。第８図は第５図の装置の！ｉＩ造プロセスに類似
したプロセスを使って製造できるＭＯ８ＴＯＴの一部分
の概略断面図である。、（主な符号の説明） １０・・・ＩＧＴ装置、 １２・・・半導体本体、 ６０− １４・・・第１の半導体層、 １６・・・第２の半導体層、 １８・・・第３の半導体層、 ２０・・・第１の主表面、 ２４・・・第１の半導体層の第１−の部分、２６・・・
第１の半導体層の第２の部分、２８・・・Ｖ溝、 ３０・・・陰極領域、 ３２・・・チャンネル領域、 ３４・・・ゲート電極、 ３６・・・ゲート隔離用酸化物、 ４４・・・陰極電極、 ４８・・・陽極電極、 ６０・・・第１のマスク層、 ６４・・・窒化シリコン層、 ６６・・・第１のマスクの開口、 ６８・・・上部子Ｎ極コンタクト窓、 ７８・・・上部主コンタクト窓、 ９２・・・第１のマスク、 ９４・・・酸化物層、 １０２・・・半導体本体、 １０４・・・第１の主表面、 １０６・・・第２の主表面、 １０８・・・第１の半導体層、 １１０・・・第２の半導体層、 １１２・・・第３の半導体層、 １１４・・・第４の半導体層、 １１６・・・ターンオフ用ＭＯ８ＦＥＴ。 １１８・・・Ｖ溝、 １２４・・・Ｎ４“エミッタ領域、 １２６・・・Ｎエミッタ領域、 １２８・・・陰極電極、 １３２・・・陽極電極、 １３６・・・絶縁ゲート電極、 １４４・・・ドレイン領域、 １４６・・・チャンネル領域。 特許出願人 ゼネラル・エレクトリック・カンパニイ代理人　（７６
３０）　生　沼　側　ニー６３＝ １グＴ月１ ｆ巧り弓ｒｙｅ １巧７ｋＳＡ 石３Ｅ

Claims (1)

1. 【特許請求の範囲】 （１）　■溝構造の絶縁ゲート型半導体装置の製造方法
   において、ａ）主表面をそなえ、かつ少なくとも、上記
   主表面まで伸びる一方の導電型の第１の半導体層、この
   第１の半導体層に接する反対導電型の第２の半導体層、
   および第２の半導体層に接する第３の半導体層を順次含
   む半導体ウェー八を用意する工程、ｂ）上記主表面上に
   第１のマスクを構成する材料層を形成する工程、ｃ）Ｖ
   溝の最終的な位置を定めるために上記第１のマスク中に
   １つ以上の細長い開口を形成する工程、ｄ）上記主表面
   に反対導電型のチャンネル終端電極領域を形成するのに
   適したドーパント不純物を上記第１のマスクの各開口を
   通して第１の半導体層に導入し、そして上記不純物を少
   なくとも横方向に上記第１のマスクの下の一部まで拡散
   させて、上記主表面まで伸びた上記第１の半導体層の延
   長部を残しながら上記チャンネル終端電極領域を形成す
   る工程、ｅ）上記第１のマスクの各開口を通してエツチ
   ングすることににす、上記主表面から上記第１の半導体
   層を通って上記第２の半導体層の一部分の中まで伸びる
   Ｖ溝を各開口の下に形成する工程、ｆ）上記Ｖ溝の側面
   にグー１〜絶縁層を形成する工程、ｇ）上記ゲート絶縁
   層の上にゲート電極を形成する工程、ならびに　１１）
   上記チャンネル終端電極領域および上記第１の半導体層
   の延長部に電気的に接触する上部主電極を設ける■稈を
   有することを特徴とする製造方法。 （２、特許請求の範囲第（１）項記載の製造方法におい
   て、上記半導体ウェー八を用意する工程ａ）が、−上記
   第１の半導体層の一部分として、主表面に直接接触する
   一方導電型の化較的高度にドーピングされた層を形成す
   る工程を含んでいる製造方法。 （３）　特許請求の範囲第（１）項記載の製造方法にお
   いて、上記半導体ウェーへの上記第３の半導体層が一方
   の導電型であり、上記方法が上記第３の半導体層と電気
   的に接触する下部主電極を設りる工程を含んでいる製造
   方法。 （４）　特許′［請求の範囲第（２）項記載の製造方法
   において、上記半導体ウェーへの上記第３の半導体層が
   一方の導電型であり、に開方法が上記第３の半導体層と
   電気的に接触する下部主電極を設（）る工程を含／υて
   いる製造方法。 （５）　特許請求の範囲第（２）項記載の製造方法にお
   いて、上記半導体ウェーハが上記第３の半導体層と接す
   る第４の半導体層を含み、この第３の半導体層と第４の
   半導体層はそれぞれ上記一方の導電型および上記反対導
   電型であり、そして上記方法が上記第４の半導体層と電
   気的に接触する下部主電極を設ける工程を含んでいる製
   造方法。 （６）　特許請求の範囲第（１）項記載の製造方法にお
   いて、上記主表面−にに第１のマスクを形成する■稈ｂ
   ）が窒化シリコンのマスク層を形成する一１程を含んで
   いる製造方法。 （７）　特許請求の範囲第（６）項記載の製造方法にお
   いて、上記ゲート電極を形成する工程ｇ）が、上記ウェ
   ー八全体の上に高濃度にドーピングされたポリシリコン
   の層を形成する工程、このポリシリコンの層の上に第２
   のマスクを設Ｃづる■稈、上記ポリシリコンの層を通し
   てエツチングすることにより上部主電極コンタクト窓を
   あ【ノて、ゲート電極隔離用絶縁層を形成する工程、な
   らびに上記ゲート電極隔離用絶縁層を通り扱ける遠隔の
   ゲート電極コンタクト窓をあける■稈からなる製造方法
   。 （８）　特許請求の範囲第（７）項記載の製造方法にお
   いて、上記上部主電極を設ける工程ｈ）が、上記ポリシ
   リコンの層の露出表面を酸化した後、上記窒化シリコン
   のマスク層を除去して上記チャンネル終端電極領域と上
   記第１の半導体層の延長部とを露出させる工程を含み、
   これにより上記窒化シリコンのマスク層が上記チャンネ
   ル終端電極領域と上記第１の半導体層の延長部を酸化か
   ら保護するようにした製造方法。 ３− （９）　特許請求の範囲第（７）項記載の製造方法にお
   いて、上記第２のマスクによって形成された上記上部主
   電極コンタクト窓が上記Ｖ溝と平行であって、上記■溝
   とぼば同じ広がりを持つ製造方法。 （１０）　特許請求の範囲第（８）項記載の製造方法に
   おいて、上記細長い開口が複数個平行に上記第１のマス
   ク中に形成されており、上記各開口を通してエツチング
   を行う工程が、このエッチングエ稈の間に複数の上記Ｖ
   溝が上記半導体ウェーハ中に形成され、そして上記第１
   のマスクの上記各開口を通してドーパント不純物を入れ
   る■稈の間に隣り合う上記Ｖ溝の各対の間に一対の上記
   チャンネル終端電極領域が形成され、この一対のチャン
   ネル終端上部電極領域が上記第１の半導体層の中間延長
   部によって隔てられるようになっている製造方法。 （１１）　特許請求の範囲第（１０）項記載の製造方法
   において、上記一対のチャンネル終端上部電極領域およ
   び上記中間延長部にまたがるように４− 充分な長さ伸び、かつ上部主電極コンタクト窓を上記Ｖ
   溝に大体直角に形成する工程を含む製造方法。 （１２、特許請求の範囲第（１）項記載の製造方法にお
   いて、上記主表面上に第１のマスクを形成する■程ｂ）
   が、完成したときの装置に残って上部主電極を形成する
   耐火金属ケイ化物層を形成する工程からなる製造方法。 （１３）　特許請求の範囲第（１２）項記載の製造方法
   において、上記上部主電極を設ける工程１１〉が、上記
   第１のマスクの上記細長い開口の側壁を含めて上記耐火
   金属ケイ化物層の露出表面を酸化することにより上部主
   電極隔離用絶縁層を形成する工程を含んでいる製造方法
   。 （１４）　Ｖ溝構造の金属−酸化物−半導体ターンオフ
   ・サイリスタにおいて、ａ）第１および第２の対向する
   主表面をそなえ、一方の導電型の第１の半導体層、反対
   導電型の第２の半導体層、一方の導電型の第３の半導体
   層、および反対導電型の第４の半導体層を順次含む半導
   体本体であって、上記第１の半導体層は上記第１の主表
   面に接していて、ドーピング濃度の相異なる２つの部分
   を含み、そのうちの一方の部分は比較的ドーピング濃度
   が高り」上記第１の主表面に直接接しており、他方の部
   分はドーピング濃度が比較的低く上記第１の主表面から
   上記一方の部分によって隔てられている半導体本体、ｂ
   ）上記第１の主表面から上記第１の半導体層を通って伸
   びるＶ溝であって、」−２第１の半導体層の少なくとも
   −Ｖ記の使方の部分がＶ　ｔＫの下側部分に沿ってＶ溝
   の側面に接しているＶＥ、Ｃ）上記第１の半導体層の中
   に上記Ｖ溝の上側部分に直接接して、−ト記第１の主表
   面と上記Ｖ溝の上側部分まで伸びるよう形成され、上記
   第２の半導体病との間に、上記第１の半導体層の］−記
   他方の部分の中に伸びるチャンネル領域の長さを定める
   反対導電型のチャンネル終端電極領域、ｄ）上記第１の
   主表面において上記第１の半導体層の上記一方の部分お
   よび上記チャンネル終端電極領域に電気的に接触する第
   １の主端子電極、ｅ）上記第２の主表面において上記第
   ４の半導体層と電気的に接触する第２の主端子電極、な
   らびに　「）上記チャンネル領域の上に重なる絶縁ゲー
   ト電極であって、所定の極性と大きさのバイアス電圧が
   加えられたとき上記チャンネル領域の中に上記チャンネ
   ル終端電極領域と上記第２の半導体層とを電気的に接続
   する反転チャンネルを誘起するように構成された絶縁ゲ
   ート電極を有することを特徴とするサイリスタ。 （１５）　特許請求の範囲第（１４）項記載のサイリス
   タにおいて、上記第１の主端子電極が金属ケイ化物で構
   成されているサイリスタ。 （１６）　Ｖ溝構造の絶縁ゲート型トランジスタにおい
   て、ａ）第１および第２の主表面をそなえ、一方の導電
   型の第１の半導体層、反対導電型の第２の半導体層、お
   よび一方の導電型の第３の半導体層を順次含む半導体本
   体であって、上記第１の半導体層は上記第１の主表面に
   接していて、ドーピング濃度の相異なる２つの部分を含
   み、そのうちの一方の部分は比較的ドーピング濃度が高
   く上記第１の主表面に直接接しており、使方の部分は７
   − ドーピング濃度が比較的低く上記第１の主表面から上記
   一方の部分によって隔てられている半導体本体、ｂ）上
   記第１の主表面から上記第１の半導体層を通って伸びる
   Ｖ溝であって、上記第１の半導体層の少なくとも上記他
   方の部分がＶ溝の下側部分に沿ってＶ溝の側面に接して
   いるＶ溝、Ｃ）上記第１の半導体層の中に、上記Ｖ溝の
   上側部分に直接隣接しかつ上記第１の主表面と上記Ｖ溝
   の上側部分の両方に接するように形成され、上記第２の
   半導体層との間に、上記第１の半導体層の上記他方の部
   分の中に伸びるチャンネル領域の長さを定める反対導電
   型のチャンネル終端電極領域、ｄ）上記第１の主表面に
   おいて上記第１の半導体層の上記一方の部分および上記
   チャンネル終端電極領域に電気的に接触する第１の主端
   子電極、ｅ）上記第２の主表面において上記第３の半導
   体層と電気的に接触する第２の主端子電極、ならびにｆ
   ）上記チャンネル領域の上に重なる絶縁ゲート電極であ
   って、所定の極性と大きさのバイアス電圧が加えられた
   とき上記チャンネル領域の中に上記チー８− ヤンネル終端電極領域と上記第２の半導体層どを電気的
   に接続する反転チャンネルを誘起するように構成された
   絶縁グー１〜電極を有することを特徴とする絶縁ゲート
   型トランジスタ。 （１７）　特許請求の範囲第（１６）項記載の絶縁ゲー
   ト型トランジスタにおいて、上記第１の主端子電極が金
   属ケイ化物で構成される絶縁ゲート型１〜ランジスタ。 （１８）　Ｖ溝構造のＭＯ８電界効果トランジスタにお
   いて、第１および第２の対向する主表面をそなえ、一方
   の導電型の第１の半導体層、反対導電型の第２の半導体
   層、および反対導電型の第３の半導体層を順次含む半導
   体本体であって、上記第１の半導体層は上記第１の主表
   面に接していて、ドーピング濃度の相異なる２つの部分
   を含み、そのうちの一方の部分は比較的ドーピング濃度
   が高く上記第１の主表面に直接接しており、他方の部分
   はドーピング濃度が比較的低く上記第１の主表面から上
   記一方の部分によって隔てられている半導体本体、ｂ）
   上記第１の主表面から上記第１の半導体層を通って伸び
   るＶ溝であって、上記第１の半導体層の少なくとも上記
   他方の部分がＶ溝の下側部分に沿ってＶ溝の側面に接し
   ているＶ溝、Ｃ）上記第１の２１′導体層の中に、上記
   Ｖ溝の上側部分に直接隣接しかつ上記第１の主表面と上
   記Ｖ溝の上側部分の両方に接するように形成され、上記
   第２の半導体層との間に、上記第１の半導体層の上記他
   方の部分の中に伸びるチャンネル領域の良さを定める反
   対導電型のチャンネル終端電極領域、ｄ）上記第１の主
   表面において上記第１の半導体層の上記一方の部分およ
   びに記チャンネル終端電極領域に電気的に接触する第１
   の主端子電極、ｅ）上記第２の主表面において上記第３
   の半導体層と電気的に接触する第２の主端子電極、なら
   びに　ｆ＞−Ｊ二記チャンネル領域の一トに重なる絶縁
   ゲートＴｉ極であって、所定の極性と大きさのバイアス
   電圧が加えられたとき上記チャンネル領域の中に上記ヂ
   １１ンネル終端電極領域と上記第２の半導体層とを電気
   的に接続する反転チャンネルを誘起するように構成され
   た絶縁ゲート電極を有することを特徴とするＭＯＳ電界
   効果トランジスタ。 （１９）　特許請求の範囲第（１８）項記載のＭｏ５Ｎ
   ＊効果トランジスタにおいて、上記第１の主端子電極が
   金属ケイ化物で構成されているＭＯＳ電界効果トランジ
   スタ。