JPH0555832A - デジタル信号発生器 - Google Patents
デジタル信号発生器Info
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- JPH0555832A JPH0555832A JP3330085A JP33008591A JPH0555832A JP H0555832 A JPH0555832 A JP H0555832A JP 3330085 A JP3330085 A JP 3330085A JP 33008591 A JP33008591 A JP 33008591A JP H0555832 A JPH0555832 A JP H0555832A
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- JP
- Japan
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- value
- register
- frequency
- shift register
- phase
- Prior art date
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-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
- G06F1/02—Digital function generators
- G06F1/03—Digital function generators working, at least partly, by table look-up
- G06F1/0321—Waveform generators, i.e. devices for generating periodical functions of time, e.g. direct digital synthesizers
- G06F1/0328—Waveform generators, i.e. devices for generating periodical functions of time, e.g. direct digital synthesizers in which the phase increment is adjustable, e.g. by using an adder-accumulator
- G06F1/0335—Waveform generators, i.e. devices for generating periodical functions of time, e.g. direct digital synthesizers in which the phase increment is adjustable, e.g. by using an adder-accumulator the phase increment itself being a composed function of two or more variables, e.g. frequency and phase
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】
【構成】 クロック発生器１８からの基準クロックに応
答して、累算器１２はレジスタ１６、２２からのデジタ
ル値を累算した出力デジタル値により、所望の波形情報
を記憶したメモリ１６をアドレス指定する。基準クロッ
クを予め初期値がロードされた帰還型シフトレジスタ２
８にも供給し、シフトレジスタの内容が所定値になった
ときに、論理制御器２６は制御信号を発生して、累算器
に供給されるデジタル値を変更する。このデジタル値の
変更により、メモリからのデジタル信号の周波数又は位
相が変化する。 【効果】 基準クロックが高速であっても、所望の波形
の周波数又は位相を基準クロック速度で切り替えること
ができ、所望特性の信号を正確に発生することができ
る。
答して、累算器１２はレジスタ１６、２２からのデジタ
ル値を累算した出力デジタル値により、所望の波形情報
を記憶したメモリ１６をアドレス指定する。基準クロッ
クを予め初期値がロードされた帰還型シフトレジスタ２
８にも供給し、シフトレジスタの内容が所定値になった
ときに、論理制御器２６は制御信号を発生して、累算器
に供給されるデジタル値を変更する。このデジタル値の
変更により、メモリからのデジタル信号の周波数又は位
相が変化する。 【効果】 基準クロックが高速であっても、所望の波形
の周波数又は位相を基準クロック速度で切り替えること
ができ、所望特性の信号を正確に発生することができ
る。
Description
【０００１】
【産業上の利用分野】本発明は、周期信号を発生するデ
ジタル信号発生器、特に、周波数／位相を変更する時点
を決めるカウンタとして構成された直線帰還シフトレジ
スタを有するデジタル信号発生器に関する。
ジタル信号発生器、特に、周波数／位相を変更する時点
を決めるカウンタとして構成された直線帰還シフトレジ
スタを有するデジタル信号発生器に関する。
【０００２】デジタル信号発生器は、基本的にメモリ用
のアドレス発生器として働く１つの累算器を含んでい
る。メモリには、１サイクル分の正弦波の様な所望の波
形のデジタル情報が記憶されている。増分値が増分レジ
スタから与えられ、それにより、基準クロックの各サイ
クル毎に、累算器からのアドレスが変化する。この増分
値が大きいほど、メモリの内容、即ち１サイクル分の所
望の波形を循環するために必要なクロック数が減少する
ので発生する波形の周波数が高くなる。増分値は、整
数、分数、又はこれらの組み合わせでもよいが、メモリ
用のアドレスとしては、計算した累算値の整数部分のみ
が使用される。
のアドレス発生器として働く１つの累算器を含んでい
る。メモリには、１サイクル分の正弦波の様な所望の波
形のデジタル情報が記憶されている。増分値が増分レジ
スタから与えられ、それにより、基準クロックの各サイ
クル毎に、累算器からのアドレスが変化する。この増分
値が大きいほど、メモリの内容、即ち１サイクル分の所
望の波形を循環するために必要なクロック数が減少する
ので発生する波形の周波数が高くなる。増分値は、整
数、分数、又はこれらの組み合わせでもよいが、メモリ
用のアドレスとしては、計算した累算値の整数部分のみ
が使用される。
【０００３】ある種の試験では、デジタル信号発生器か
らの波形の周波数及び位相の両方又は一方を変更する必
要がある。周波数を変更するには、新しい値をインデッ
クス・レジスタにロードすることにより、各クロック・
サイクル毎に、新しい値が累算器に加えられて、新しい
周波数のためのメモリ用アドレスが発生される。位相を
変更するには、インデックス・レジスタ内の値を変えず
に、１クロック・サイクルのみの間に、累算器にジャン
プ値を加える必要がある。したがって、累算器と、イン
デックス・レジスタ及びジャンプ・レジスタとの間にス
イッチを設け、１クロック・サイクルの間にジャンプ・
レジスタを累算器の入力端に切り替え、インデックス・
レジスタを累算器の入力端に切り替える。
らの波形の周波数及び位相の両方又は一方を変更する必
要がある。周波数を変更するには、新しい値をインデッ
クス・レジスタにロードすることにより、各クロック・
サイクル毎に、新しい値が累算器に加えられて、新しい
周波数のためのメモリ用アドレスが発生される。位相を
変更するには、インデックス・レジスタ内の値を変えず
に、１クロック・サイクルのみの間に、累算器にジャン
プ値を加える必要がある。したがって、累算器と、イン
デックス・レジスタ及びジャンプ・レジスタとの間にス
イッチを設け、１クロック・サイクルの間にジャンプ・
レジスタを累算器の入力端に切り替え、インデックス・
レジスタを累算器の入力端に切り替える。
【０００４】
【発明が解決しようとする課題】デジタル信号発生器の
内部クロックが１ＧＨｚ以上の如き非常に高い周波数で
ある場合、デジタル信号発生器と共に動作するカウンタ
の如き外部回路は、内部回路の速度に追従することがで
きない。この様な外部回路は、２０〜５０ＭＨｚの範囲
で動作し、１ＧＨｚの内部クロック速度よりもかなり遅
い。この速度の不釣り合いにより、周波数及び位相の切
り替えの間に、基準クロック・パルスを見逃すおそれが
ある。クロック・パルスを見逃すことにより、出力波形
に誤った位相応答が生じ、即ち、ゼロ交差点で１８０°
の位相シフトが必要である場合、この位相シフトが他の
時点で生じ、所望の出力波形に歪が生じる。
内部クロックが１ＧＨｚ以上の如き非常に高い周波数で
ある場合、デジタル信号発生器と共に動作するカウンタ
の如き外部回路は、内部回路の速度に追従することがで
きない。この様な外部回路は、２０〜５０ＭＨｚの範囲
で動作し、１ＧＨｚの内部クロック速度よりもかなり遅
い。この速度の不釣り合いにより、周波数及び位相の切
り替えの間に、基準クロック・パルスを見逃すおそれが
ある。クロック・パルスを見逃すことにより、出力波形
に誤った位相応答が生じ、即ち、ゼロ交差点で１８０°
の位相シフトが必要である場合、この位相シフトが他の
時点で生じ、所望の出力波形に歪が生じる。
【０００５】したがって、本発明の目的は、所望の波形
の周波数又は位相を変更するときに、クロック・パルス
が見逃されることがないように、内部クロック速度で切
り替え可能なデジタル信号発生器の提供にある。
の周波数又は位相を変更するときに、クロック・パルス
が見逃されることがないように、内部クロック速度で切
り替え可能なデジタル信号発生器の提供にある。
【０００６】
【課題を解決するための手段及び作用】本発明のデジタ
ル信号発生器は、カウンタとして構成されたシフトレジ
スタを有する。帰還型シフトレジスタは、１又は複数ビ
ットのデジタル値が予めロードされ、このデジタル値は
循環され、シフトレジスタの第１シフト段の入力端に帰
還される。複数のシフト段の出力値は、デコード論理回
路に入力され、シフトレジスタ内のデジタル値が所定条
件を満足すると、デコード論理回路は、周波数又は位相
の変更すべきことを指示する信号を発生する。この信号
は、論理制御器に供給され、入力制御パラメータに基づ
いて、１クロック・サイクルの間に、デジタル信号発生
器のインデックス・レジスタに新しい周波数のための増
分値をロードすること、又はデジタル信号発生器累算器
に入力端に位相ジャンプ値を供給するの一方あるいは両
方を行う。論理制御器は、デジタル信号発生器の内部速
度に無関係の速度で、次の周波数のための増分値を予備
ロード・レジスタにロードし、位相ジャンプ値を位相レ
ジスタにロードする。論理制御器は、次の周波数／位相
の変更に先立って、シフトレジスタに初期カウンタ値を
ロードする。
ル信号発生器は、カウンタとして構成されたシフトレジ
スタを有する。帰還型シフトレジスタは、１又は複数ビ
ットのデジタル値が予めロードされ、このデジタル値は
循環され、シフトレジスタの第１シフト段の入力端に帰
還される。複数のシフト段の出力値は、デコード論理回
路に入力され、シフトレジスタ内のデジタル値が所定条
件を満足すると、デコード論理回路は、周波数又は位相
の変更すべきことを指示する信号を発生する。この信号
は、論理制御器に供給され、入力制御パラメータに基づ
いて、１クロック・サイクルの間に、デジタル信号発生
器のインデックス・レジスタに新しい周波数のための増
分値をロードすること、又はデジタル信号発生器累算器
に入力端に位相ジャンプ値を供給するの一方あるいは両
方を行う。論理制御器は、デジタル信号発生器の内部速
度に無関係の速度で、次の周波数のための増分値を予備
ロード・レジスタにロードし、位相ジャンプ値を位相レ
ジスタにロードする。論理制御器は、次の周波数／位相
の変更に先立って、シフトレジスタに初期カウンタ値を
ロードする。
【０００７】したがって、本発明のデジタル信号発生器
は、基準クロックを発生するクロック発生手段と、制御
信号に応じて変更可能なデジタル値を出力するレジスタ
手段と、基準クロックに応答して、レジスタ手段からの
デジタル値を累算したデジタル値を出力する累算手段
と、所望の波形情報を記憶し、累算手段の出力デジタル
値によりアドレス指定されるメモリ手段と、初期値がロ
ードされた後、基準クロックに応答して動作するシフト
レジスタ手段と、シフトレジスタ手段内の値が所定値に
なったときに、レジスタ手段に制御信号を供給する制御
手段とを具えることを特徴とする。
は、基準クロックを発生するクロック発生手段と、制御
信号に応じて変更可能なデジタル値を出力するレジスタ
手段と、基準クロックに応答して、レジスタ手段からの
デジタル値を累算したデジタル値を出力する累算手段
と、所望の波形情報を記憶し、累算手段の出力デジタル
値によりアドレス指定されるメモリ手段と、初期値がロ
ードされた後、基準クロックに応答して動作するシフト
レジスタ手段と、シフトレジスタ手段内の値が所定値に
なったときに、レジスタ手段に制御信号を供給する制御
手段とを具えることを特徴とする。
【０００８】
【実施例】図１は、本発明のデジタル信号発生器１０を
示すブロック図である。デジタル信号発生器１０は、所
望の波形情報を記憶したメモリ１４の読出しアドレスを
発生する累算器１２を有する。周波数レジスタ１６は、
内部クロック発生器１８からのクロック信号の各サイク
ル毎にインデックス値を出力して、累算器１２に加え
る。このインデックス値は、整数又は分数のいずれでも
よい。次期周波数レジスタ２０は、周波数を変更すると
きに、周波数レジスタ１６にロードすべき新しい周波数
用のインデックス値を含んでいる。位相レジスタ２２に
は、位相ジャンプ値が予めロードされており、スイッチ
２４を介して累算器１２に結合される。スイッチ２４
は、位相を変更する１クロック・サイクルの間以外は、
通常、周波数レジスタ１６を累算器１２に結合する。
示すブロック図である。デジタル信号発生器１０は、所
望の波形情報を記憶したメモリ１４の読出しアドレスを
発生する累算器１２を有する。周波数レジスタ１６は、
内部クロック発生器１８からのクロック信号の各サイク
ル毎にインデックス値を出力して、累算器１２に加え
る。このインデックス値は、整数又は分数のいずれでも
よい。次期周波数レジスタ２０は、周波数を変更すると
きに、周波数レジスタ１６にロードすべき新しい周波数
用のインデックス値を含んでいる。位相レジスタ２２に
は、位相ジャンプ値が予めロードされており、スイッチ
２４を介して累算器１２に結合される。スイッチ２４
は、位相を変更する１クロック・サイクルの間以外は、
通常、周波数レジスタ１６を累算器１２に結合する。
【０００９】論理制御器２６が、周波数の変更を指示す
る制御入力信号に応答して、イネーブル信号を周波数レ
ジスタ１６に供給すると、次のクロック・サイクルの段
階で、次期周波数レジスタ２０の内容が周波数レジスタ
１６にロードされる。位相を変更するときには、論理制
御器２６は、スイッチ信号をスイッチ２４に供給し、位
相レジスタ２２の出力信号が累算器１２に供給されるよ
うにする。次期周波数レジスタ２０及び位相レジスタ２
２は、制御入力信号に含まれるパラメータに応じて、論
理制御器２６によりロードされる。パラメータは、変更
の種類及び変更のためのレジスタ値を含む。
る制御入力信号に応答して、イネーブル信号を周波数レ
ジスタ１６に供給すると、次のクロック・サイクルの段
階で、次期周波数レジスタ２０の内容が周波数レジスタ
１６にロードされる。位相を変更するときには、論理制
御器２６は、スイッチ信号をスイッチ２４に供給し、位
相レジスタ２２の出力信号が累算器１２に供給されるよ
うにする。次期周波数レジスタ２０及び位相レジスタ２
２は、制御入力信号に含まれるパラメータに応じて、論
理制御器２６によりロードされる。パラメータは、変更
の種類及び変更のためのレジスタ値を含む。
【００１０】本発明のデジタル信号発生器１０は、帰還
型直線シフトレジスタ・カウンタ２８を含み、周波数及
び位相の変更は、従来の様に外部クロック速度に依存す
るのではなく、内部クロック速度で行われる。シフトレ
ジスタ２８は、デコード論理回路３０により検出される
そのカウント・サイクルの終わりに、論理制御器２６に
より制御されてカウンタ・レジスタ３６からの初期値が
ロードされる。ロード動作は、単一の内部クロック・サ
イクルの規則的な段階で行われる。次のクロックで、シ
フトレジスタ２８はシフト動作する。シフトレジスタ２
８を構成するシフト段の出力値は、「カウント終了」状
態を検出するために、デコード論理回路３０に入力され
る。カウント終了状態が検出されると、デコーダ論理回
路の出力信号は論理制御器２６に送られる。論理制御器
２６は、累算器１２に加える前のクロック・サイクルの
段階で、周波数レジスタ１６をイネーブルして、次期周
波数レジスタ２０からの新しいインデックス値を周波数
レジスタ１６にロードすること、又は、スイッチ２４を
介して累算器１２の入力端を位相レジスタ２２に接続し
て、累算器１２による次の加算時に位相のジャンプを生
じさせることの一方あるいは両方を行う。終了カウンタ
値が検出されると、カウンタ・レジスタ３６の初期値が
再びシフトレジスタ２８にロードされる。
型直線シフトレジスタ・カウンタ２８を含み、周波数及
び位相の変更は、従来の様に外部クロック速度に依存す
るのではなく、内部クロック速度で行われる。シフトレ
ジスタ２８は、デコード論理回路３０により検出される
そのカウント・サイクルの終わりに、論理制御器２６に
より制御されてカウンタ・レジスタ３６からの初期値が
ロードされる。ロード動作は、単一の内部クロック・サ
イクルの規則的な段階で行われる。次のクロックで、シ
フトレジスタ２８はシフト動作する。シフトレジスタ２
８を構成するシフト段の出力値は、「カウント終了」状
態を検出するために、デコード論理回路３０に入力され
る。カウント終了状態が検出されると、デコーダ論理回
路の出力信号は論理制御器２６に送られる。論理制御器
２６は、累算器１２に加える前のクロック・サイクルの
段階で、周波数レジスタ１６をイネーブルして、次期周
波数レジスタ２０からの新しいインデックス値を周波数
レジスタ１６にロードすること、又は、スイッチ２４を
介して累算器１２の入力端を位相レジスタ２２に接続し
て、累算器１２による次の加算時に位相のジャンプを生
じさせることの一方あるいは両方を行う。終了カウンタ
値が検出されると、カウンタ・レジスタ３６の初期値が
再びシフトレジスタ２８にロードされる。
【００１１】図２に詳細に示す様に、シフトレジスタ２
８は、直列に結合された複数の単一ビット・シフト段３
２を有する。クロック・サイクルのあるエッジで、各シ
フト段３２の入力端のデータは、そのシフト段にクロッ
クに同期して入力され、シフトレジスタ２８の内容は、
同時に１ビットだけ右に移動する。少なくとも２つのシ
フト段３２からの出力が、排他的オア・ゲート回路３４
に入力され、帰還入力値がシフトレジスタ２８の第１シ
フト段に供給される。この結果、所定数のクロック・サ
イクルの後に、シフトレジスタ２８から所定出力信号が
発生し、デコード論理回路３０により検出される。カウ
ンタ・レジスタ３６からシフトレジスタ２８に予めロー
ドされる初期カウント値は、ルックアップ表から得られ
る。この表は、複数の所望の時間遅延に相当する複数の
初期カウント値を含んでいる。従来のアップ・ダウン・
カウンタと異なり、初期カウント値から最終カウント値
までのカウントは、直接には確認することができない。
更に、図２に示すシフトレジスタ２８にロードされる値
は、０であってはならない。その理由は、値が０である
と、０が常にシフトレジスタ内を循環するので、シフト
レジスタの内容が変化しないからである。例えば、初期
カウント値が、７つのシフトレジスタに関して「１１１
１１１１」であると、カウントの進行は、「０１１１１
１１」、「００１１１１１」、「０００１１１１」、
「００００１１１」、「０００００１１」、「００００
００１」、「１００００００」、「０１０００００」、
・・・、「０００００１０」、「１０００００１」等と
なる。シフトレジスタ２８は、従来のカウンタでの最下
位ビットの変化及び最上位ビットの変化の間の時間遅延
により、従来のカウンタに代わるカウンタとして使用さ
れる。シフトレジスタ２８の帰還伝播遅延は、シフトレ
ジスタのシフト段数とは無関係である。帰還されるシフ
ト段３２の出力を適切に選択することにより、ｎビット
の２進カウンタに対して１カウントだけ少ない、２の
(ｎ−1)乗の計数を行うことができる。
８は、直列に結合された複数の単一ビット・シフト段３
２を有する。クロック・サイクルのあるエッジで、各シ
フト段３２の入力端のデータは、そのシフト段にクロッ
クに同期して入力され、シフトレジスタ２８の内容は、
同時に１ビットだけ右に移動する。少なくとも２つのシ
フト段３２からの出力が、排他的オア・ゲート回路３４
に入力され、帰還入力値がシフトレジスタ２８の第１シ
フト段に供給される。この結果、所定数のクロック・サ
イクルの後に、シフトレジスタ２８から所定出力信号が
発生し、デコード論理回路３０により検出される。カウ
ンタ・レジスタ３６からシフトレジスタ２８に予めロー
ドされる初期カウント値は、ルックアップ表から得られ
る。この表は、複数の所望の時間遅延に相当する複数の
初期カウント値を含んでいる。従来のアップ・ダウン・
カウンタと異なり、初期カウント値から最終カウント値
までのカウントは、直接には確認することができない。
更に、図２に示すシフトレジスタ２８にロードされる値
は、０であってはならない。その理由は、値が０である
と、０が常にシフトレジスタ内を循環するので、シフト
レジスタの内容が変化しないからである。例えば、初期
カウント値が、７つのシフトレジスタに関して「１１１
１１１１」であると、カウントの進行は、「０１１１１
１１」、「００１１１１１」、「０００１１１１」、
「００００１１１」、「０００００１１」、「００００
００１」、「１００００００」、「０１０００００」、
・・・、「０００００１０」、「１０００００１」等と
なる。シフトレジスタ２８は、従来のカウンタでの最下
位ビットの変化及び最上位ビットの変化の間の時間遅延
により、従来のカウンタに代わるカウンタとして使用さ
れる。シフトレジスタ２８の帰還伝播遅延は、シフトレ
ジスタのシフト段数とは無関係である。帰還されるシフ
ト段３２の出力を適切に選択することにより、ｎビット
の２進カウンタに対して１カウントだけ少ない、２の
(ｎ−1)乗の計数を行うことができる。
【００１２】
【発明の効果】本発明のデジタル信号発生器は、カウン
タとして構成される帰還型シフトレジスタを有し、デジ
タル信号発生器への内部基準信号の速度で、周波数及び
位相の両方又は一方を変更するためのスイッチ信号を論
理制御器に供給する。デジタル信号発生器１０の累算器
１２及びシフトレジスタ２８を組み合わせることによ
り、正確な時点でデジタル信号発生器からの信号の特性
を変化させることができ、直接順次位相変調又は段階的
周波数変調を含む広域なスペクトル通信信号等の発生に
利用できる。
タとして構成される帰還型シフトレジスタを有し、デジ
タル信号発生器への内部基準信号の速度で、周波数及び
位相の両方又は一方を変更するためのスイッチ信号を論
理制御器に供給する。デジタル信号発生器１０の累算器
１２及びシフトレジスタ２８を組み合わせることによ
り、正確な時点でデジタル信号発生器からの信号の特性
を変化させることができ、直接順次位相変調又は段階的
周波数変調を含む広域なスペクトル通信信号等の発生に
利用できる。
図１ 本発明のデジタル信号発生器を示すブロック図。 図２ 本発明に使用するシフトレジスタ・カウンタを示
す簡略図。
す簡略図。
１０ デジタル信号発生器 １２ 累算手段 １４ メモリ手段 １８ クロック発生手段 １６、２０、２２、２４ レジスタ手段 ２８ シフトレジスタ手段 ２６、３０ 制御手段
Claims (1)
- 【請求項１】 基準クロックを発生するクロック発生手
段と、 制御信号に応じて変更可能なデジタル値を出力するレジ
スタ手段と、 上記基準クロックに応答して、上記レジスタ手段からの
上記デジタル値を累算したデジタル値を出力する累算手
段と、 所望の波形情報を記憶し、上記累算手段の出力デジタル
値によりアドレス指定されるメモリ手段と、 初期値がロードされた後、上記基準クロックに応答して
動作するシフトレジスタ手段と、 該シフトレジスタ手段内の値が所定値になったときに、
上記レジスタ手段に上記制御信号を供給する制御手段と
を具えることを特徴とするデジタル信号発生器。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US61576890A | 1990-11-19 | 1990-11-19 | |
| US615768 | 1990-11-19 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0555832A true JPH0555832A (ja) | 1993-03-05 |
Family
ID=24466730
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3330085A Pending JPH0555832A (ja) | 1990-11-19 | 1991-11-19 | デジタル信号発生器 |
Country Status (2)
| Country | Link |
|---|---|
| EP (1) | EP0486851A3 (ja) |
| JP (1) | JPH0555832A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR0165279B1 (ko) * | 1992-11-27 | 1999-03-20 | 김광호 | 저역변환 색신호 처리장치 |
| GB2399241B (en) * | 2003-03-06 | 2006-04-12 | Ifr Ltd | Improved waveform generation |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58172004A (ja) * | 1982-04-26 | 1983-10-08 | テクトロニクス・インコ−ポレイテツド | デジタル信号発生装置 |
| JPS6471304A (en) * | 1987-09-11 | 1989-03-16 | Yokogawa Electric Corp | Sweep oscillator |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3866022A (en) * | 1972-12-26 | 1975-02-11 | Nasa | System for generating timing and control signals |
| JPH0683067B2 (ja) * | 1987-10-13 | 1994-10-19 | 松下電器産業株式会社 | 分周装置 |
| US4956798A (en) * | 1989-08-03 | 1990-09-11 | Tektronix, Inc. | Arbitrary waveform generator with adjustable spacing |
-
1991
- 1991-10-29 EP EP19910118419 patent/EP0486851A3/en not_active Withdrawn
- 1991-11-19 JP JP3330085A patent/JPH0555832A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58172004A (ja) * | 1982-04-26 | 1983-10-08 | テクトロニクス・インコ−ポレイテツド | デジタル信号発生装置 |
| JPS6471304A (en) * | 1987-09-11 | 1989-03-16 | Yokogawa Electric Corp | Sweep oscillator |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0486851A2 (en) | 1992-05-27 |
| EP0486851A3 (en) | 1993-04-07 |
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