JPH0555895B2 - - Google Patents

Description

【発明の詳細な説明】 ［発明の技術分野］ 本発明は、情報処理装置に内蔵されるマイクロ
プログラム制御装置に関する。

［発明の技術的背景］ 従来から、情報処理装置においては、命令の実
行と関係（同期）して発生する割込処理と、命令
の実行と関係なく（非同期に）発生する割込処理
とがある。前者の割込処理には、命令を実行する
前段階で発生する命令のパリテイエラー、オーバ
ーアドレス割込み（実装されている主記憶装置よ
り大きいアドレスの内容を実行しようとする時に
発生する）等や、命令の実行中あるいは実行後に
発生する演算オーバーフロー割込み、スタツク命
令エラー（スタツク領域外へ動作が及んだ時に発
生するエラー）割込み等があり、後者の割込み処
理には、チヤネルやタイマからの割込みがある。

第２図は従来のマイクロプログラム制御装置の
一例を示したブロツク図である。命令レジスタ１
は、図示されない主記憶装置よりフエツチされた
命令１００がセツトされ、命令の一部であるOP
コード２００が命令デコード用ROM２にアドレ
スとして与えられる。また、命令レジスタ１の命
令１００を割込検出回路３に出力する。命令デコ
ード用ROM２からはOPコード２００によつてマ
イクロプログラム開始アドレスが読み出され、マ
ルチプレクサ４に出力される。割込検出回路３は
命令レジスタ１の内容（命令１００）から、割込
み要因となるエラー検出や、デバツクに用いられ
るアドレスマツチ機能等の割込み要因の検出を行
なう回路で、割込制御回路５に割込み要求信号４
００を出力する。割込制御回路５は各種の割込み
要因に対して優先度の決定や割込み情報の保持を
行ない、マイクロプログラムの割込処理開始アド
レスを生成するもので、命令の実行と非同期に発
生する割込要因信号５００を入力し、マイクロプ
ログラムの割込処理開始アドレス６００をマルチ
プレクサ４に出力する。なお、割込処理開始アド
レス６００には、それぞれの割込み要因に対応す
る開始アドレスが割り当てられている。更に、割
込制御回路５は、割込みのあることを示す切換信
号７００をマルチプレクサ４に出力する。マルチ
プレクサ４はアドレス３００、又は６００のどち
らかを信号７００によつて選択し、マルチプレク
サ６に出力する。マルチプレクサ６は、１つの命
令を終了する毎にマルチプレクサ４のアドレスを
選択し、マイクロプログラムにおける数ステツプ
を要する命令を実行する時は、アドレス制御回路
７から出力されるアドレス８００を選択する。マ
ルチプレクサ６によつて選択アドレスはドライバ
８を介して制御記憶回路９に出力される。制御記
憶回路９はマイクロプログラムを記憶しておき、
マルチプレクサ６から出力されるアドレスに対応
する番地からマイクロ命令が読み出され、レジス
タ（CDR：コントロールデイタレジスタ）１０
にセツトされる。レジスタ１０に保持されたデー
タの一部であるマイクロプログラム９００のアド
レス制御フイールドの内容１０００はアドレス制
御回路７に出力される。

［背景技術の問題点］ 上記従来のマイクロプログラム制御装置では、
割込制御回路５に、命令に同期した割込要求信号
４００と、命令に非同期の割込要因信号５００と
が入力され、命令実行の前処理で判定される同期
した割込み、例えば命令のパリテイエラー等は、
非同期の割込み、例えばチヤネルやタイマからの
割込みと同様な扱い及び処理がなされていた。即
ち、同期の割込と非同期の割込について、出力す
る開始アドレスこそ異なるものの、出力する開始
アドレスについて、同期、非同期に拘らず、同期
の割込の処理の場合に必要なフエーズ合わせを行
う構成を採用していた。つまり、同期の割込につ
いては、命令デコードROM２から出力される開
始アドレスを、割込処理のための開始アドレスで
置換する処理を行うことで対応するのであるが、
この割込処理のための開始アドレスで置換する処
理を非同期の割込についても採用していた。一
方、非同期の割込に対してはフエーズ合わせは不
要で、割込に対する素早い処理を必要とする。と
ころが、割込制御回路が１つで、非同期の割込の
場合にも上記フエーズ合わせによる置換がなさ
れ、割込に対する処理が遅延することとなつた。
また、パイプライン処理される装置の場合、例え
ば、命令デコード用ROM２とマルチプレクサ４
との間に２つのラツチを入れ、マルチプレクサ４
とマルチプレクサ６との間に１つのラツチを入れ
て４つのステージに分割した場合、割込制御回路
５にも命令デコード用ROM２とマルチプレクサ
４との間に入れた２個のラツチに対応してフエー
ズを合わせる２個のラツチを設けなければなら
ず、非同期の割込に対するマイクロプログラムの
開始アドレスが、同期の割込に対する開始アドレ
スの場合と同様にラツチされるので、非同期の割
り込みに対する処理が更に遅延することとなつ
た。更に、同期の割込と非同期の割込についての
処理アドレスが同一の割込制御回路５から出力さ
れるため、特別に、同期の割込と非同期の割込に
ついて識別を行う回路を設けなければ、割込から
の復旧処理を的確に分けて実行することができな
かつた。つまり、どのレベルの割込に対しても非
同期の割込が生じるときの最悪のケースを想定
し、割込後の復旧は、その以前の処理の最初に戻
つて（リセツトして）、実行されていた。このた
め、不要なリセツトが行われていることになり効
率の悪い処理がなされるという問題点が生じてい
た。

［発明の目的］ 本発明は上記従来のマイクロプログラム制御装
置の問題点を解決せんとしてなされたもので、そ
の目的は、命令の実行に関係して発生する割込と
命令の実行と関係なく発生する割込とを分離し
て、それぞれに応じた適切な処理を行い得るマイ
クロプログラム制御装置を提供することにある。

［発明の概要］ 本発明のマイクロプログラム制御装置は、主記
憶装置からのOPコードを含む命令がフエツチさ
れる命令レジスタと、 前記命令の実行に関係して発生する割込と前記
命令の実行と関係なく発生する割込とに応じた処
理用のマイクロプログラム及び前記命令レジスタ
にフエツチされる命令を処理するためのマイクロ
プログラムが格納された制御記憶回路と、 前記命令レジスタにフエツチされた命令のOP
コードをデコードして、前記制御回路における対
応のマイクロプログラムの開始アドレスを出力す
る命令デコード用ROMと、 前記命令レジスタにフエツチされた命令に基づ
き、所要のときに割込要求信号を出力する割込検
出回路と、 この割込検出回路から出力される割込要求信号
に応じて、前記制御回路における対応する割込処
理に係るマイクロプログラムの開始アドレスを出
力する第１の割込制御回路と、 前記命令の実行と関係なく発生する割込に係る
割込要因信号を受けて、前記制御回路における対
応する割込処理に係るマイクロプログラムの開始
アドレスを出力する第２の割込制御回路と、 前記命令デコード用ROMの出力と前記第１の
割込制御回路の出力との一方を選択する第１のマ
ルチプレクサと、 この第１のマルチプレクサにより選択されたア
ドレスと前記第２の割込制御回路の出力といずれ
か一方を選択する第２のマルチプレクサとを備
え、 前記第１の割込制御回路は、前記割込検出回路
から出力される割込要求信号に応じて、前記第１
のマルチプレクサの切り換えを制御し、 前記第２の割込制御回路は、前記割込要因信号
に応じて前記第２のマルチプレクサの切り換えを
制御することを特徴とする。

［発明の実施例］ 第１図は本発明のマイクロプログラム制御装置
の一実施例を示したブロツク図である。以下本発
明の一実施例を従来例と同一部には同一符号を付
して図面を参照しつつ説明する。図示されない主
記憶装置よりフエツチされた命令１００は命令レ
ジスタIR１にセツトされる。命令レジスタ１に
ロードされた内容の一部であるOPコード２００
は、命令デコード用ROM２に出力され、命令レ
ジスタ１の命令１００は割込検出回路３に出力さ
れる。命令デコード用ROM２からは、前記OPコ
ード２００に対応したマイクロプログラムの開始
アドレス３００が読み出され、これがマルチプレ
クサMUX１１に入力される。割込検出回路３
は、命令１００の内容に基づいて、必要がある時
に割込み要求信号４００を同期割込制御回路（第
１の割込制御回路）１２に出力する。同期割込制
御回路１２は割込要求信号４００に対応したマイ
クロプログラム割込処理開始アドレス１１００を
マルチプレクサ１１に出力すると共に、マルチプ
レクサ切換信号１２００をマルチプレクサ１１に
出力する。マルチプレクサ１１は切換信号１２０
０に基づいてアドレス３００又は１１００のどち
らかを選択して、これをマルチプレクサ４に出力
する。

命令１００の実行に対して非同期に発生する割
込要因信号５００は、非同期割込制御回路（第２
の割込制御回路）１３に入力される。この非同期
の割込制御回路１３は優先度の決定や割込み情報
の保持を行ない、前記入力された割込要因信号５
００に対応するマイクロプログラムの割込処理開
始アドレス１３００を生成し、このマイクロプロ
グラムの割込処理開始アドレス１３００をマルチ
プレクサ４に出力する。また、この非同期割込制
御回路１３は切換信号７００をマルチプレクサ４
に出力し、マルチプレクサ４は、この信号７００
に基づいて、マルチプレクサ１１からのアドレス
と非同期割込制御回路１３からのアドレスのどち
らかを選択して、これをマルチプレクサ６に出力
する。

マルチプレクサ６は１つの命令の実行終了毎に
マルチプレクサ４側のアドレスを選択し、数ステ
ツプを要する命令の実行の時はアドレス制御回路
７から出力されるアドレス８００を選択し、選択
したアドレスをドライバ８を介して制御記憶回路
９に出力する。制御記憶回路９からは、前記マル
チプレクサ６の信号に基づいてマイクロ命令９０
０が読み出され、レジスタCDR１０にセツトさ
れる。レジスタ１０にセツトされた前記マイクロ
命令９００のアドレス制御フイールドの内容１０
００は、アドレス制御回路７に入力され、アドレ
ス制御回路７はこれに基づいてアドレス８００を
マルチプレクサ６に出力する。

次に本実施例の動作について説明する。通常の
命令の実行の場合、主記憶装置（図示せず）より
フエツチされた命令１００は命令レジスタ１にロ
ードされ後、この命令１００に対してデコードが
開始される。即ち、命令デコード用ROM２は命
令レジスタ１から入力されるOPコード２００を
デコードし、前記命令１００に割り当てられたマ
イクロプログラムの開始アドレス３００を出力す
る。この開始アドレス３００はマルチプレクサ１
１，４を通り制御記憶回路９をアクセスする。制
御記憶回路９では、前記入力された開始アドレス
３００に基づいてマイクロ命令９００が読み出さ
れ、ここれがレジスタ１０にセツトされることに
より、前記命令１００の実行が開始される。

命令の実行が開始されるとマルチプレクサ６は
アドレス制御回路７からの出力（アドレス８０
０）を選択し、この信号により制御記憶回路９を
次々とアクセスして数ステツプの命令を実行す
る。命令の実行が終了するとマルチプレクサ６は
マルチプレクサ４の出力を選択するように切換わ
り、次の命令の実行へ移つていく。なお、上記通
常の命令実行に際しては、マルチプレクサ１１は
命令デコード用ROM２の出力を選択するように
切換わり、またマルチプレクサ４はマルチプレク
サ１１の出力を選択するように切換わつている。

ここで、命令レジスタ１にセツトされた命令１
００にパリテイエラーが発生した場合を想定する
と、この命令１００は実行してはならず、ハード
ウエア異常の割込処理をしなければならない。即
ち、この場合は、命令１００から割込検出回路３
がパリテイエラーを検出すると、このパリテイエ
ラー処理のための割込要求信号４００が同期割込
制御回路１２に出力される。同期割込制御回路１
２では、前記割込要求信号４００に基づいてパリ
テイエラー処理のための割込処理開始アドレスが
生成され、この割込処理開始アドレス１１００は
マルチプレクサ１１，４，６を介して制御記憶回
路９をアクセスする。この時、同期割込制御回路
１２が出力する切換信号１２００によりマルチプ
レクサ１１は同期割込制御回路１２側を選択する
ように切換えられている。制御記憶回路９では、
前記割込処理開始アドレス１１００に基づくマイ
クロ命令９００が読み出され、これがレジスタ１
０にロードされることにより、パリテイエラー処
理の実行が行なわれる。

次に、非同期割込制御回路１３に前記命令１０
０の実行とは非同期の割込要因信号５００が入力
されると、非同期割込制御回路１３は、入力され
た割込み要因信号５００に対応するマイクロプロ
グラムの割込処理開始アドレス１３００を出力
し、この開始アドレス１３００はマルチプレクサ
４，６を介して制御記憶回路９をアクセスする。
なお、この際、非同期割込制御回路１３が出力す
る切換信号７００によりマルチプレクサ４は非同
期割込制御回路１３の出力信号を選択するように
切換えられている。制御記憶回路９では、前記開
始アドレス１３００に基づくマイクロ命令９００
が読み出され、これがレジスタ１０にセツトされ
ることにより、割込要因信号５００に対応した割
込み処理が実行される。

斯して、本実施例では、命令の実行に関係して
発生する割込と命令の実行と関係なく発生する割
込とを分離して、それぞれ異なる割込制御回路に
より割込処理のマイクロプログラムの開始アドレ
スが出力されることとなる。そして、同期の割込
に対するマイクロプログラムの開始アドレスは、
同期割込制御回路１２から出力されてこの同期割
込制御回路１２の制御によりマルチプレクサ１１
において命令デコードROM２から出力されたア
ドレスと置き換えられる。このとき、同期の割込
ゆえに、置換のためのフエーズ合わせが可能であ
る。また、パイプライン処理される装置の場合、
例えば、命令デコード用ROM２とマルチプレク
サ１１、マルチプレクサ１１とマルチプレクサ
４、マルチプレクサ４とマルチプレクサ６との間
にラツチを設け４ステージに分割するように構成
できる。従つて、非同期の割込に対応する処理の
マイクロプログラムの開始アドレスは、マルチプ
レクサ４とマルチプレクサ６との間に設けられた
ラツチによる遅延を受けるだけで済み、素早い割
込を必要とする非同期の割込の処理が遅延される
度合いを少なくできるとともに、命令デコード用
ROM２からの出力に対する適切なパイプライン
処理を保証する。更に、同期の割込のときには、
対応するマイクロプログラムの開始アドレスは、
同期割込制御回路１２から出力されて、この同期
割込制御回路１２の制御によりマルチプレクサ１
１において命令デコードROM２から出力された
アドレスと置き換えられるだけで十分である。こ
れに対し、非同期の割込の場合には、割込処理の
マイクロプログラムの実行終了後にリセツトを行
つて、先の命令に係る処理を最初から行う必要が
ある。本実施例では、同期の割込と非同期の割込
との識別をマイクロプログラムの開始アドレスが
出力された割込制御回路が、同期割込制御回路１
２であるか非同期割込制御回路１３であるかを検
出することにより判定でき、同期の割込について
は、復旧時に不要なリセツトを行わぬようにし
て、同期の割込に対する対応と命令実行に係る処
理の効率を向上させることができる。

［発明の効果］ 以上説明したように本発明によれば、割込が命
令と関係して発生するか、命令と関係なく発生す
るかに応じて、割込制御回路を２つに分け、第
１、第２のマルチプレクサにより、上記割込制御
回路の出力が命令デコードROMの出力との間で
選択されるように構成したので、命令デコード
ROMの出力を必要な位置で置換可能となり、命
令が割込と関係して発生するときには的確なフエ
ーズ合わせが、また、割込が命令と関係なく発生
するときには素早い割込処理の実行が、それぞれ
確保される。また、割込の発生原因を割込制御回
路により特定でき、割込処理からの復旧時の処理
を簡単に適切に分けて実行し得ることになる。即
ち、命令の実行に関係して発生する割込と命令の
実行と関係なく発生する割込とに対して、それぞ
れに応じた適切な処理を行い得る効果をもつ。

【図面の簡単な説明】

第１図は本発明のマイクロプログラム制御装置
の一実施例を示したブロツク図、第２図は従来の
マイクロプログラム制御装置の一例を示したブロ
ツク図である。 １……インストラクシヨンレジスタ、２……命
令デコード用ROM、３……割込検出回路、４，
６，１１……マルチプレクサ、７……アドレス制
御回路、９……制御記憶回路、１０……レジス
タ、１２……同期割込制御回路、１３……非同期
割込制御回路。

Claims (1)

1. 【特許請求の範囲】 １ 主記憶装置からのOPコードを含む命令がフ
   エツチされる命令レジスタと、 前記命令の実行に関係して発生する割込と前記
   命令の実行と関係なく発生する割込とに応じた処
   理用のマイクロプログラム及び前記命令レジスタ
   にフエツチされる命令を処理するためのマイクロ
   プログラムが格納された制御記憶回路と、 前記命令レジスタにフエツチされた命令のOP
   コードをデコードして、前記制御回路における対
   応のマイクロプログラムの開始アドレスを出力す
   る命令デコード用ROMと、 前記命令レジスタにフエツチされた命令に基づ
   き、所要のときに割込要求信号を出力する割込検
   出回路と、 この割込検出回路から出力される割込要求信号
   に応じて、前記制御回路における対応する割込処
   理に係るマイクロプログラムの開始アドレスを出
   力する第１の割込制御回路と、 前記命令の実行と関係なく発生する割込に係る
   割込要因信号を受けて、前記制御回路における対
   応する割込処理に係るマイクロプログラムの開始
   アドレスを出力する第２の割込制御回路と、 前記命令デコード用ROMの出力と前記第１の
   割込制御回路の出力との一方を選択する第１のマ
   ルチプレクサと、 この第１のマルチプレクサにより選択されたア
   ドレスと前記第２の割込制御回路の出力といずれ
   か一方を選択する第２のマルチプレクサとを備
   え、 前記第１の割込制御回路は、前記割込検出回路
   から出力される割込要求信号に応じて、前記第１
   のマルチプレクサの切り換えを制御し、 前記第２の割込制御回路は、前記割込要因信号
   に応じて前記第２のマルチプレクサの切り換えを
   制御することを特徴とするマイクロプログラム制
   御装置。