JPH011038A - 制御メモリ誤り訂正制御方式 - Google Patents
制御メモリ誤り訂正制御方式Info
- Publication number
- JPH011038A JPH011038A JP63-47377A JP4737788A JPH011038A JP H011038 A JPH011038 A JP H011038A JP 4737788 A JP4737788 A JP 4737788A JP H011038 A JPH011038 A JP H011038A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は情報処理装置におけるマイクロプログラム制御
装置に関し、特に訂正可能なエラーの検出訂正動作を行
なうと共にエラー検出時に演算回路の動作を抑止する機
能を備える制御メモリの誤り訂正制御方式に関する。
装置に関し、特に訂正可能なエラーの検出訂正動作を行
なうと共にエラー検出時に演算回路の動作を抑止する機
能を備える制御メモリの誤り訂正制御方式に関する。
従来、ごの種の制御メモリ誤り訂正制御方式では、マイ
クロ命令の全フィールドに対して訂正可能エラーを検出
し、エラーが検出されたクロックサイクルでマイクロ命
令レジスタの更新を抑止すると同時に演算回路の動作を
抑止する構成となっている。
クロ命令の全フィールドに対して訂正可能エラーを検出
し、エラーが検出されたクロックサイクルでマイクロ命
令レジスタの更新を抑止すると同時に演算回路の動作を
抑止する構成となっている。
上述した従来の制御メモリ誤り訂正側’＜１１１方式の
場合、マイクロ命令の全フィールドに対して訂正可能エ
ラーを検出し、エラーが検出されたクロックサイクルで
演算回路の動作を抑止するための動作抑止信号を送出し
ている。ところが、この場合、演算回路に対する動作抑
止信号はその時間遅れが大となり（−静的に、演算回路
はマイクロプログラム制御装置から物理的に離れている
ため）、その結果マイクロプログラム制御装置のクロッ
クサイクルが制限されるという問題がある。
場合、マイクロ命令の全フィールドに対して訂正可能エ
ラーを検出し、エラーが検出されたクロックサイクルで
演算回路の動作を抑止するための動作抑止信号を送出し
ている。ところが、この場合、演算回路に対する動作抑
止信号はその時間遅れが大となり（−静的に、演算回路
はマイクロプログラム制御装置から物理的に離れている
ため）、その結果マイクロプログラム制御装置のクロッ
クサイクルが制限されるという問題がある。
本発明による制御メモリ誤り訂正制御方式は、マイクロ
命令の演算回路の動作を制御するフィールドで訂正可能
エラーが検出されたときには、演算回路に対する動作抑
止信号をエラーが検出されたクロックサイクルで送出し
、マイクロ命令の次ア１：１ノス情報とエラー訂正コー
ドを含むフィールドで訂正可能エラーが検出されたとき
には、エラーが検出されたクロックサイクルより１クロ
ックサイクル遅れたタイミングで演算回路に対する動作
抑止信号を送出するようにしたものである。
命令の演算回路の動作を制御するフィールドで訂正可能
エラーが検出されたときには、演算回路に対する動作抑
止信号をエラーが検出されたクロックサイクルで送出し
、マイクロ命令の次ア１：１ノス情報とエラー訂正コー
ドを含むフィールドで訂正可能エラーが検出されたとき
には、エラーが検出されたクロックサイクルより１クロ
ックサイクル遅れたタイミングで演算回路に対する動作
抑止信号を送出するようにしたものである。
したがってこの発明によれば、動作抑止信号の時間遅れ
を最小限に抑えることが可能となる。
を最小限に抑えることが可能となる。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の一実施例の構成を示すブロフク図であ
る。
る。
第１図に示されるマイクロプログラム制御装置は、制御
メモリ１、マイクロ命令レジスタ２、エラー検出訂正回
路３、抑止信号発生回路４及び５、分岐アドレスセーブ
レジスタ７、アドレスセーブレジスタ８、＋１カウンタ
９、インクリメントアドレスレジスタ１０、リターンア
ドレスレジスタ１１、リターンアドレススタック１２、
アドレス選択回路１３、リターンアドレス選択回路１４
、選択回路１５、及び制御回路１６を備えている。
メモリ１、マイクロ命令レジスタ２、エラー検出訂正回
路３、抑止信号発生回路４及び５、分岐アドレスセーブ
レジスタ７、アドレスセーブレジスタ８、＋１カウンタ
９、インクリメントアドレスレジスタ１０、リターンア
ドレスレジスタ１１、リターンアドレススタック１２、
アドレス選択回路１３、リターンアドレス選択回路１４
、選択回路１５、及び制御回路１６を備えている。
制御メモリ１に格納されるマイクロ命令に対してハミン
グコードによるエラー訂正コードが付与され、この訂正
コードが付与された状態で制御Ｂメモリ１にマイクロ命
令が格納されている。そして、制御メモリ１から読み出
されたマイクロ命令はマイクロ命令レジスタ２にセット
される。
グコードによるエラー訂正コードが付与され、この訂正
コードが付与された状態で制御Ｂメモリ１にマイクロ命
令が格納されている。そして、制御メモリ１から読み出
されたマイクロ命令はマイクロ命令レジスタ２にセット
される。
このマイクロ命令レジスタには次アドレス情報が含まれ
ており、マイクロ命令レジスタ２の内容によってリター
ンアドレスレジスタ１１及びリターンアドレススタック
１２の更新と、リターンアドレス選択回路１４の制御が
行われ、さらにマイクロ命令レジスタ２の内容によって
次に実行するマイクロ命令のアドレスを決定する制御回
路１６によって制御されるアドレス選択回路１３からの
アドレス情報と後述の分岐アドレス情報とによって制御
メモリｌのアドレスソースが決定され、制御メモリ１か
ら次々とマイクロ命令が読み出される。
ており、マイクロ命令レジスタ２の内容によってリター
ンアドレスレジスタ１１及びリターンアドレススタック
１２の更新と、リターンアドレス選択回路１４の制御が
行われ、さらにマイクロ命令レジスタ２の内容によって
次に実行するマイクロ命令のアドレスを決定する制御回
路１６によって制御されるアドレス選択回路１３からの
アドレス情報と後述の分岐アドレス情報とによって制御
メモリｌのアドレスソースが決定され、制御メモリ１か
ら次々とマイクロ命令が読み出される。
エラー検出訂正回路３によってマイクロ命令レジスタ２
にセントされたデータに訂正可能なエラーが検出される
と、抑止信号発生回路５からの抑止信号によって演算回
路６の動作が抑止され、−方、エラー検出訂正回路３に
より、マイクロ命令レジスタ２のエラーを訂正した後抑
止信号が解除される。この場合、演算回路６に送出され
るｉＪｊ作抑止信号は、演算回路６の動作を制御するフ
ィールドに限定し、時間遅れを最小限に保つようにして
いる。即ち、エラー検出訂正回路３で演算回路６の動作
を制御するフィールドで訂正可能なエラーが検出される
と、抑止信号発生回路４から第２の抑止信号が、また抑
止信号発生回路５から第３の抑止信号が同時に送出され
、エラーを検出したクロックサイクルで演算回路６及び
マイクロ命令レジスタ２、分岐アドレスセーブレジスタ
７、アドレスセーブレジスタ８、インクリメントアドレ
スレジスタ１０、リターンアドレスレジスタ１１、リタ
ーンアドレススタック１２の更新を抑止し、エラー検出
訂正回路３でエラーの訂正を行った後、前述のようにマ
イクロ命令レジスタ２のエラーの訂正を行い、第２の抑
止信号及び第３の抑止信号を同時に解除する。
にセントされたデータに訂正可能なエラーが検出される
と、抑止信号発生回路５からの抑止信号によって演算回
路６の動作が抑止され、−方、エラー検出訂正回路３に
より、マイクロ命令レジスタ２のエラーを訂正した後抑
止信号が解除される。この場合、演算回路６に送出され
るｉＪｊ作抑止信号は、演算回路６の動作を制御するフ
ィールドに限定し、時間遅れを最小限に保つようにして
いる。即ち、エラー検出訂正回路３で演算回路６の動作
を制御するフィールドで訂正可能なエラーが検出される
と、抑止信号発生回路４から第２の抑止信号が、また抑
止信号発生回路５から第３の抑止信号が同時に送出され
、エラーを検出したクロックサイクルで演算回路６及び
マイクロ命令レジスタ２、分岐アドレスセーブレジスタ
７、アドレスセーブレジスタ８、インクリメントアドレ
スレジスタ１０、リターンアドレスレジスタ１１、リタ
ーンアドレススタック１２の更新を抑止し、エラー検出
訂正回路３でエラーの訂正を行った後、前述のようにマ
イクロ命令レジスタ２のエラーの訂正を行い、第２の抑
止信号及び第３の抑止信号を同時に解除する。
一方、マイクロ命令の次アドレス情報とエラー訂正コー
ドとを含むフィールドで、エラー検出訂正回路３により
訂正可能エラーが検出されると、抑止信号発生回路４か
ら第２の抑止信号が送出され、エラーを検出したクロ、
クサイクルでマイクロ命令レジスタ２、アドレスセーブ
レジスタ８、インクリメントアドレスレジスタ１０、リ
ターンアドレスレジスタＩｌ、及びリターンアドレスス
タック１２の更新が抑止され、■クロックーサイクル遅
れて抑止信号発生回路５から第３の抑止信号が送出され
、分岐アドレスセーブレジスタ７及び演算回路６の更新
が抑止される。
ドとを含むフィールドで、エラー検出訂正回路３により
訂正可能エラーが検出されると、抑止信号発生回路４か
ら第２の抑止信号が送出され、エラーを検出したクロ、
クサイクルでマイクロ命令レジスタ２、アドレスセーブ
レジスタ８、インクリメントアドレスレジスタ１０、リ
ターンアドレスレジスタＩｌ、及びリターンアドレスス
タック１２の更新が抑止され、■クロックーサイクル遅
れて抑止信号発生回路５から第３の抑止信号が送出され
、分岐アドレスセーブレジスタ７及び演算回路６の更新
が抑止される。
ところで、上述のように１クロヅクサイクル遅れた信号
で演算回路６の更新を抑止するので、演算回路６が分岐
命令更新時に、処理の結果により指示される分岐アドレ
ス情報が失われる場合がある。従って、演算回路６での
処理が正常に行われて分岐命令が実行される場合には、
選択回路１５は演算回路６からの分岐アドレスを選択す
る。−方、演算回路６で分岐命令が実行された直後のマ
イクロ命令において、エラーが検出されると、選択回路
１５は分岐アドレスセーブレジスタ７を選択する。そし
て、アドレスセーブレジスタ８と分岐アドレスセーブレ
ジスタ７との内容に基づいて、マイクロ命令レジスタ２
を更新して、演算回路６に対する第３の抑止信号を解除
し、動作を再開させる。
で演算回路６の更新を抑止するので、演算回路６が分岐
命令更新時に、処理の結果により指示される分岐アドレ
ス情報が失われる場合がある。従って、演算回路６での
処理が正常に行われて分岐命令が実行される場合には、
選択回路１５は演算回路６からの分岐アドレスを選択す
る。−方、演算回路６で分岐命令が実行された直後のマ
イクロ命令において、エラーが検出されると、選択回路
１５は分岐アドレスセーブレジスタ７を選択する。そし
て、アドレスセーブレジスタ８と分岐アドレスセーブレ
ジスタ７との内容に基づいて、マイクロ命令レジスタ２
を更新して、演算回路６に対する第３の抑止信号を解除
し、動作を再開させる。
以上の動作を、第２図のタイムチャートを使用して説明
する。
する。
マイクロ命令レジスタ２の次アドレス情報とエラー訂正
コードを含むフィールドで訂正可能エラー力＜＋＊出さ
れると、抑止信号発生回路４から第２の抑止信号が送出
され、エラー訂正シーケンスの動作が開始する。次アド
レス情報とエラー訂正コードは演算回路６の動作の制御
には関与しないので、演算回路６のフリップフロップが
更新された後、ｌクロックサイクル遅れて抑止信号発生
回路５から第３の抑止信号が送出される。
コードを含むフィールドで訂正可能エラー力＜＋＊出さ
れると、抑止信号発生回路４から第２の抑止信号が送出
され、エラー訂正シーケンスの動作が開始する。次アド
レス情報とエラー訂正コードは演算回路６の動作の制御
には関与しないので、演算回路６のフリップフロップが
更新された後、ｌクロックサイクル遅れて抑止信号発生
回路５から第３の抑止信号が送出される。
マイクロ命令レジスタ２のエラーが訂正された後、第２
の抑止信号が解除されて、マイクロ命令レジスタ２を更
新し、■クロックサイクル遅れて第３の抑止信号が解除
されて動作を再開させる。
の抑止信号が解除されて、マイクロ命令レジスタ２を更
新し、■クロックサイクル遅れて第３の抑止信号が解除
されて動作を再開させる。
次に、第３図のタイムチャートを使用して、演算回路６
に起因する第１の抑止信号とマイクロ命令レジスタ２の
次アドレス情報とエラー訂正コードを含むフィールドで
訂正可能エラーが同時に発生した場合の動作について説
明する。この場合、第１の抑止信号が解除されるまでエ
ラー訂正シーケンスの実行を抑止し、第１の抑止信号が
解除されたクロックサイクルから第２図で説明したのと
同様の動作を行う。
に起因する第１の抑止信号とマイクロ命令レジスタ２の
次アドレス情報とエラー訂正コードを含むフィールドで
訂正可能エラーが同時に発生した場合の動作について説
明する。この場合、第１の抑止信号が解除されるまでエ
ラー訂正シーケンスの実行を抑止し、第１の抑止信号が
解除されたクロックサイクルから第２図で説明したのと
同様の動作を行う。
このように本実施例による制御メモリ誤り訂正制御方式
によると、マイクロ命令レジスタにセントされたマイク
ロ命令に対応するアドレスをセットするアドレスセーブ
レジスタと、演算回路から送出される分岐情報をセット
する分岐アドレスセーブレジスタとを有し、 演算回路に起因する第１の抑止信号の発生と同時にマイ
クロ命令の一部分である次アドレス情報とエラー訂正コ
ードを含むフィールドで訂正可能なエラーが検出される
と、第１の抑止信号により、エラー訂正シーケンスを抑
止し、 該エラーを検出したクロックサイクルでマイクロ命令レ
ジスタの更新を抑止する第２の抑止信号を発生し、第１
の抑止信号が解除されると同時にエラー訂正シーケンス
を実行し、■クロックサイクル遅れて演算回路の動作を
抑止する第３の抑止信号を発生し、エラー訂正完了後、
アドレスセーブレジスタと分岐アドレスセーブレジスタ
の内容に基づいて、第２の抑止信号を解除した後、マイ
クロ命令レジスタを更新し、ｌクロックサイクル遅れて
演算回路に対する第３の抑止信号を解除することにより
動作を再開させるようにしたので、動作抑止信号の時間
遅れを最小限に抑えることができ、従ってマイクロプロ
グラム制御装置のクロックサイクルが制限されるのを防
止することができる。
によると、マイクロ命令レジスタにセントされたマイク
ロ命令に対応するアドレスをセットするアドレスセーブ
レジスタと、演算回路から送出される分岐情報をセット
する分岐アドレスセーブレジスタとを有し、 演算回路に起因する第１の抑止信号の発生と同時にマイ
クロ命令の一部分である次アドレス情報とエラー訂正コ
ードを含むフィールドで訂正可能なエラーが検出される
と、第１の抑止信号により、エラー訂正シーケンスを抑
止し、 該エラーを検出したクロックサイクルでマイクロ命令レ
ジスタの更新を抑止する第２の抑止信号を発生し、第１
の抑止信号が解除されると同時にエラー訂正シーケンス
を実行し、■クロックサイクル遅れて演算回路の動作を
抑止する第３の抑止信号を発生し、エラー訂正完了後、
アドレスセーブレジスタと分岐アドレスセーブレジスタ
の内容に基づいて、第２の抑止信号を解除した後、マイ
クロ命令レジスタを更新し、ｌクロックサイクル遅れて
演算回路に対する第３の抑止信号を解除することにより
動作を再開させるようにしたので、動作抑止信号の時間
遅れを最小限に抑えることができ、従ってマイクロプロ
グラム制御装置のクロックサイクルが制限されるのを防
止することができる。
第４図は本発明に係る制御メモリ誤り訂正制御方式の他
の実施例の構成を示すブロック図である。
の実施例の構成を示すブロック図である。
同図において、第１図と同一符号は同等構成要素を示し
その説明は省略する。
その説明は省略する。
本方式において、マイクロ命令の次アドレス情報とエラ
ー訂正コードとを含むフィールドで、エラー検出訂正回
路３により訂正可能エラーが検出されると、装置停止モ
ード信号が「１」のときはエラー表示フリップフロップ
１８をセットして装置を停止し、装置停止モード信号が
「０」のときには、抑止信号発生回路４及び５から抑止
信号が送出され、エラーを検出したクロックサイクルで
マイクロ命令レジスタ２、分岐アドレスセーブレジスタ
７、アドレスセーブレジスタ８、インクリメントアドレ
スレジスタ１０、リターンアドレスレジスタ１１、リタ
ーンアドレススタック１２の更新が抑止され、■クロッ
クサイクル遅れて演算回路６の更新が抑止される。
ー訂正コードとを含むフィールドで、エラー検出訂正回
路３により訂正可能エラーが検出されると、装置停止モ
ード信号が「１」のときはエラー表示フリップフロップ
１８をセットして装置を停止し、装置停止モード信号が
「０」のときには、抑止信号発生回路４及び５から抑止
信号が送出され、エラーを検出したクロックサイクルで
マイクロ命令レジスタ２、分岐アドレスセーブレジスタ
７、アドレスセーブレジスタ８、インクリメントアドレ
スレジスタ１０、リターンアドレスレジスタ１１、リタ
ーンアドレススタック１２の更新が抑止され、■クロッ
クサイクル遅れて演算回路６の更新が抑止される。
このように本実施例による制御メモリ誤り訂正制御方式
によると、 マイクロ命令レジスタにセットされたマイクロ命令に対
応するアドレスをセットするアドレスセーブレジスタと
、演算回路から送出される分岐情￥Ｕをセットする分岐
アドレスセーブレジスタとを有し、 マイクロ命令の次アドレス情報とエラー訂正コードを含
むフィールドで訂正可能なエラーが検出されると、初期
設定時に設定されるモード切替信号によりエラー表示フ
リップフロップをセットし、装置を停止するモードと、 該エラーを検出したクロックサイクルでマイクロ命令レ
ジスタの更新を抑止すると同時にエラー訂正シーケンス
を実行し、１クロックサイクル遅れて演算回路の動作を
抑止する信号を発生し、エラー訂正完了後、アドレスセ
ーブレジスタと分岐アドレスセーブレジスタの内容に基
づいて、マイクロ命令レジスタを更新して、演算回路に
対する抑止信号を解除することにより動作を再開するモ
ードとを有しているので、動作抑止信号の時間遅れを最
小限に抑えることができ、従ってマイクロプログラム制
御装置のクロックサイクルが制限されるのを防止するこ
とができる。
によると、 マイクロ命令レジスタにセットされたマイクロ命令に対
応するアドレスをセットするアドレスセーブレジスタと
、演算回路から送出される分岐情￥Ｕをセットする分岐
アドレスセーブレジスタとを有し、 マイクロ命令の次アドレス情報とエラー訂正コードを含
むフィールドで訂正可能なエラーが検出されると、初期
設定時に設定されるモード切替信号によりエラー表示フ
リップフロップをセットし、装置を停止するモードと、 該エラーを検出したクロックサイクルでマイクロ命令レ
ジスタの更新を抑止すると同時にエラー訂正シーケンス
を実行し、１クロックサイクル遅れて演算回路の動作を
抑止する信号を発生し、エラー訂正完了後、アドレスセ
ーブレジスタと分岐アドレスセーブレジスタの内容に基
づいて、マイクロ命令レジスタを更新して、演算回路に
対する抑止信号を解除することにより動作を再開するモ
ードとを有しているので、動作抑止信号の時間遅れを最
小限に抑えることができ、従ってマイクロプログラム制
御装置のクロックサイクルが制限されるのを防止するこ
とができる。
以上説明したように本発明では、マイクロ命令の演算回
路の動作を制御するフィールドで訂正可能エラーが検出
されたときには、演算回路に対する動作抑止信号をエラ
ーが検出されたクロックサイクルで送出し、マイクロ命
令の次アドレス情報とエラー訂正コードを含むフィール
ドで訂正可能エラーが検出されたときには、エラーが検
出されたクロツタサイクルより１クロックサイクル遅れ
たタイミングで演算回路に対する動作抑止信号を送出す
るようにしたから、動作抑止信号の時間遅れを最小限に
抑えることができ、従ってマイクロプログラム制御装置
のクロックサイクルが制限されるのを防止することがで
きる。
路の動作を制御するフィールドで訂正可能エラーが検出
されたときには、演算回路に対する動作抑止信号をエラ
ーが検出されたクロックサイクルで送出し、マイクロ命
令の次アドレス情報とエラー訂正コードを含むフィール
ドで訂正可能エラーが検出されたときには、エラーが検
出されたクロツタサイクルより１クロックサイクル遅れ
たタイミングで演算回路に対する動作抑止信号を送出す
るようにしたから、動作抑止信号の時間遅れを最小限に
抑えることができ、従ってマイクロプログラム制御装置
のクロックサイクルが制限されるのを防止することがで
きる。
第１図は本発明の一実施例の構成を示すブロック図、第
２図及び第３図は第１図の動作を説明するためのタイム
チャート、第４図は本発明の他の実施例の構成を示すブ
ロック図である。 １・・・制御メモリ、２・・・マイクロ命令レジスタ、
３・・・エラー検出訂正回路、４・・・抑止信号発生回
路、５・・・抑止信号発生回路、６・・・演算回路、７
・・・分岐アドレスセーブレジスタ、８・・・アドレス
セーブレジスタ、９・・・＋１カウンタ、１０・・・イ
ンクリメントアドレスレジスタ、１１・・・リターンア
ドレスレジスタ、１２・・・リターンアドレススタック
、１３・・・アドレス選択回路、１４・・・リターンア
ドレス選択回路、１５・・・選択回路、１６・・・制御
回路、１７・・・アンド回路、１８・・・エラー表示フ
リップフロップ。
２図及び第３図は第１図の動作を説明するためのタイム
チャート、第４図は本発明の他の実施例の構成を示すブ
ロック図である。 １・・・制御メモリ、２・・・マイクロ命令レジスタ、
３・・・エラー検出訂正回路、４・・・抑止信号発生回
路、５・・・抑止信号発生回路、６・・・演算回路、７
・・・分岐アドレスセーブレジスタ、８・・・アドレス
セーブレジスタ、９・・・＋１カウンタ、１０・・・イ
ンクリメントアドレスレジスタ、１１・・・リターンア
ドレスレジスタ、１２・・・リターンアドレススタック
、１３・・・アドレス選択回路、１４・・・リターンア
ドレス選択回路、１５・・・選択回路、１６・・・制御
回路、１７・・・アンド回路、１８・・・エラー表示フ
リップフロップ。
Claims (1)
- マイクロ命令を格納する制御メモリと、該制御メモリか
ら読み出されたデータがセットされるマイクロ命令レジ
スタと、該マイクロ命令レジスタの内容によって動作す
る演算回路と、前記マイクロ命令レジスタの内容によっ
て次に実行するマイクロ命令のアドレスを決定する制御
回路と、前記制御メモリに格納されるマイクロ命令にエ
ラー訂正コードを付与して格納すると共に前記マイクロ
命令レジスタにセットされた内容に基づいてエラー検出
及び訂正を行い訂正したマイクロ命令を前記マイクロ命
令レジスタにセットするエラー検出訂正回路と、該エラ
ー検出訂正回路で訂正可能なエラーが検出されると、前
記演算回路の動作を抑止する信号を発生する抑止信号発
生手段とを備えるマイクロプログラム制御のデータ処理
装置において、マイクロ命令の演算回路の動作を制御す
るフィールドで訂正可能エラーが検出されたときには、
演算回路に対する動作抑止信号をエラーが検出されたク
ロックサイクルで送出し、マイクロ命令の次アドレス情
報とエラー訂正コードを含むフィールドで訂正可能エラ
ーが検出されたときには、エラーが検出されたクロック
サイクルより１クロックサイクル遅れたタイミングで演
算回路に対する動作抑止信号を送出するようにしたこと
を特徴とする制御メモリ誤り訂正制御方式。
Applications Claiming Priority (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62-47708 | 1987-03-04 | ||
| JP4770787 | 1987-03-04 | ||
| JP62-47707 | 1987-03-04 | ||
| JP4770887 | 1987-03-04 |
Publications (3)
| Publication Number | Publication Date |
|---|---|
| JPH011038A true JPH011038A (ja) | 1989-01-05 |
| JPS641038A JPS641038A (en) | 1989-01-05 |
| JPH0654476B2 JPH0654476B2 (ja) | 1994-07-20 |
Family
ID=26387869
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63047377A Expired - Lifetime JPH0654476B2 (ja) | 1987-03-04 | 1988-03-02 | 制御メモリ誤り訂正制御方式 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US4955023A (ja) |
| JP (1) | JPH0654476B2 (ja) |
| FR (1) | FR2611936B1 (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5261084A (en) * | 1988-05-06 | 1993-11-09 | Nec Corporation | Error judgment method |
| US5144628A (en) * | 1988-10-05 | 1992-09-01 | Nec Corporation | Microprogram controller in data processing apparatus |
| JP2835107B2 (ja) * | 1989-11-16 | 1998-12-14 | 沖電気工業株式会社 | 不揮発性半導体記憶装置のエラー訂正回路及びそのエラー訂正方法 |
| US5173905A (en) * | 1990-03-29 | 1992-12-22 | Micron Technology, Inc. | Parity and error correction coding on integrated circuit addresses |
| JP2594695B2 (ja) * | 1990-10-01 | 1997-03-26 | 日本電気株式会社 | 制御メモリ誤り訂正機構 |
| EP0596144A1 (en) * | 1992-10-07 | 1994-05-11 | International Business Machines Corporation | Hierarchical memory system for microcode and means for correcting errors in the microcode |
| US6044479A (en) * | 1998-01-29 | 2000-03-28 | International Business Machines Corporation | Human sensorially significant sequential error event notification for an ECC system |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53112630A (en) * | 1977-03-14 | 1978-10-02 | Toshiba Corp | Information processor |
| BR8503913A (pt) * | 1984-08-18 | 1986-05-27 | Fujitsu Ltd | Sistema e processo de recuperacao de erros em um processador de dados do tipo de canalizacao tendo um dispositivo de memoria de controle e processo de recuperacao de erros em um processador de dados do tipo de canalizacao |
| US4641305A (en) * | 1984-10-19 | 1987-02-03 | Honeywell Information Systems Inc. | Control store memory read error resiliency method and apparatus |
| US4646312A (en) * | 1984-12-13 | 1987-02-24 | Ncr Corporation | Error detection and correction system |
| JPS62107338A (ja) * | 1985-11-06 | 1987-05-18 | Nec Corp | 制御メモリ誤り訂正制御方式 |
-
1988
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