JPH0555896A - 入力回路 - Google Patents
入力回路Info
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- JPH0555896A JPH0555896A JP3214927A JP21492791A JPH0555896A JP H0555896 A JPH0555896 A JP H0555896A JP 3214927 A JP3214927 A JP 3214927A JP 21492791 A JP21492791 A JP 21492791A JP H0555896 A JPH0555896 A JP H0555896A
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- Japan
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- circuit
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- channel mos
- inverter circuit
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- 239000004065 semiconductor Substances 0.000 claims abstract description 12
- 230000001360 synchronised effect Effects 0.000 claims description 2
- 230000007257 malfunction Effects 0.000 abstract description 13
- 238000010586 diagram Methods 0.000 description 5
- 238000001514 detection method Methods 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
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- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
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Abstract
(57)【要約】
【構成】入力信号のハイレベルおよびロウレベルのいず
れか一方のレベルの信号をラッチする疑似ラッチ回路１
または２を備える。 【効果】所要のＭＯＳトランジスタの数を半分に低減で
きるので、高集積度化による入力回路数の増加に対応す
る半導体チップの面積の増大を最小限に抑制できる。
れか一方のレベルの信号をラッチする疑似ラッチ回路１
または２を備える。 【効果】所要のＭＯＳトランジスタの数を半分に低減で
きるので、高集積度化による入力回路数の増加に対応す
る半導体チップの面積の増大を最小限に抑制できる。
Description
【０００１】
【産業上の利用分野】本発明は入力回路に関し、特にＭ
ＯＳ型電界効果トランジスタにより構成される半導体集
積回路の入力回路に関する。
ＯＳ型電界効果トランジスタにより構成される半導体集
積回路の入力回路に関する。
【０００２】
【従来の技術】メモリ等の半導体集積回路における入力
回路は、回路の内部あるいは外部からの雑音により誤動
作することがあり、この対策として、従来、図５に示す
ような疑似ラッチ回路を用いた入力回路が使用されてい
た。
回路は、回路の内部あるいは外部からの雑音により誤動
作することがあり、この対策として、従来、図５に示す
ような疑似ラッチ回路を用いた入力回路が使用されてい
た。
【０００３】従来のこの種の入力回路は、図５に示すよ
うに、疑似ラッチ回路３と、入力用のインバータ回路Ｉ
１と、出力用のインバータ回路Ｉ２とを備えて構成され
ていた。
うに、疑似ラッチ回路３と、入力用のインバータ回路Ｉ
１と、出力用のインバータ回路Ｉ２とを備えて構成され
ていた。
【０００４】疑似ラッチ回路３は、ＰチャンネルＭＯＳ
トランジスタＱ３１，Ｑ３２と、ＮチャンネルＭＯＳト
ランジスタＱ３３，Ｑ３４とを直列接続し、Ｐチャンネ
ルＭＯＳトランジスタＱ３１のソースを電源ＶＣに、Ｎ
チャンネルＭＯＳトランジスタＱ３４のソースを接地Ｇ
にそれぞれ接続して構成されている。また、Ｐチャンネ
ルＭＯＳトランジスタＱ３１のゲートとＮチャンネルＭ
ＯＳトランジスタＱ３４のゲートとを共通接続し、これ
をさらにインバータ回路Ｉ２の出力側に接続している。
ＮチャンネルＭＯＳトランジスタＱ３３のゲートには制
御信号φが入力し、また、ＰチャンネルＭＯＳトランジ
スタＱ３２のゲートには制御信号φがインバータ回路Ｉ
３１を介して入力する。さらに、インバータ回路Ｉ１の
出力側の節点Ａは、ＰチャンネルＭＯＳトランジスタＱ
３２およびＮチャンネルＭＯＳトランジスタＱ３３のそ
れぞれのドレインの共通接続点に接続している。
トランジスタＱ３１，Ｑ３２と、ＮチャンネルＭＯＳト
ランジスタＱ３３，Ｑ３４とを直列接続し、Ｐチャンネ
ルＭＯＳトランジスタＱ３１のソースを電源ＶＣに、Ｎ
チャンネルＭＯＳトランジスタＱ３４のソースを接地Ｇ
にそれぞれ接続して構成されている。また、Ｐチャンネ
ルＭＯＳトランジスタＱ３１のゲートとＮチャンネルＭ
ＯＳトランジスタＱ３４のゲートとを共通接続し、これ
をさらにインバータ回路Ｉ２の出力側に接続している。
ＮチャンネルＭＯＳトランジスタＱ３３のゲートには制
御信号φが入力し、また、ＰチャンネルＭＯＳトランジ
スタＱ３２のゲートには制御信号φがインバータ回路Ｉ
３１を介して入力する。さらに、インバータ回路Ｉ１の
出力側の節点Ａは、ＰチャンネルＭＯＳトランジスタＱ
３２およびＮチャンネルＭＯＳトランジスタＱ３３のそ
れぞれのドレインの共通接続点に接続している。
【０００５】インバータ回路Ｉ１は、ＰチャンネルＭＯ
ＳトランジスタＱＩ１とＮチャンネルＭＯＳトランジス
タＱＩ２からなるＣＭＯＳインバータ回路である。
ＳトランジスタＱＩ１とＮチャンネルＭＯＳトランジス
タＱＩ２からなるＣＭＯＳインバータ回路である。
【０００６】次に、従来の入力回路の動作について説明
する。
する。
【０００７】図６は従来の入力回路の動作を示すタイム
チャートであり、（Ａ）は入力信号Ｓがロウ（’０’）
レベルの場合の動作を、（Ｂ）は入力信号Ｓがハイ（’
１’）レベルの場合の動作をそれぞれ示す。
チャートであり、（Ａ）は入力信号Ｓがロウ（’０’）
レベルの場合の動作を、（Ｂ）は入力信号Ｓがハイ（’
１’）レベルの場合の動作をそれぞれ示す。
【０００８】まず、入力信号Ｓが’０’レベルの場合
は、図６（Ａ）に示すように、インバータ回路Ｉ１の出
力側の節点Ａは’１’レベルに、インバータ回路Ｉ２の
出力Ｏは’０’レベルとなる。このとき、制御信号φ
を’０’レベルに設定すると、疑似ラッチ回路３は入力
回路の動作に無関係となり何等の影響をもたらさないこ
とになる。
は、図６（Ａ）に示すように、インバータ回路Ｉ１の出
力側の節点Ａは’１’レベルに、インバータ回路Ｉ２の
出力Ｏは’０’レベルとなる。このとき、制御信号φ
を’０’レベルに設定すると、疑似ラッチ回路３は入力
回路の動作に無関係となり何等の影響をもたらさないこ
とになる。
【０００９】データの出力時等に、半導体集積回路の電
源ＶＣと接地Ｇに図に示すような雑音の混入があるもの
とする。すると、この雑音によりインバータ回路Ｉ１の
ＮチャンネルＭＯＳトランジスタＱＩ２のゲートソース
間電圧ＶＧＳがしきい値電圧ＶＴより大きくなったとす
ると、ＮチャンネルＭＯＳトランジスタＱＩ２は導通
し、その結果ＱＩ２のドレイン電位が’０’レベルとな
るので出力の’０’レベルは逆転して’１’レベルにな
るという誤動作を生じる。
源ＶＣと接地Ｇに図に示すような雑音の混入があるもの
とする。すると、この雑音によりインバータ回路Ｉ１の
ＮチャンネルＭＯＳトランジスタＱＩ２のゲートソース
間電圧ＶＧＳがしきい値電圧ＶＴより大きくなったとす
ると、ＮチャンネルＭＯＳトランジスタＱＩ２は導通
し、その結果ＱＩ２のドレイン電位が’０’レベルとな
るので出力の’０’レベルは逆転して’１’レベルにな
るという誤動作を生じる。
【００１０】このとき、疑似ラッチ回路３に’１’レベ
ルの制御信号φを雑音混入のタイミングに合せて入力す
ることにより、ＰチャンネルＭＯＳトランジスタＱ３
１，Ｑ３２を介して節点Ａに電源レベルＶＣ（’１’レ
ベル）が供給されるので誤動作をまぬがれることにな
る。ここで、制御信号φは、周知のアドレス検知回路等
により生成するものとする。
ルの制御信号φを雑音混入のタイミングに合せて入力す
ることにより、ＰチャンネルＭＯＳトランジスタＱ３
１，Ｑ３２を介して節点Ａに電源レベルＶＣ（’１’レ
ベル）が供給されるので誤動作をまぬがれることにな
る。ここで、制御信号φは、周知のアドレス検知回路等
により生成するものとする。
【００１１】次に、入力信号Ｓが’１’レベルの場合
は、図６（Ｂ）に示すように、インバータ回路Ｉ１の出
力側の節点Ａは’０’レベルに、インバータ回路Ｉ２の
出力Ｏは’１’レベルとなる。このとき、制御信号φ
を’０’レベルに設定すると、疑似ラッチ回路３は入力
回路の動作に無関係となり何等の影響をもたらさないこ
とになる。
は、図６（Ｂ）に示すように、インバータ回路Ｉ１の出
力側の節点Ａは’０’レベルに、インバータ回路Ｉ２の
出力Ｏは’１’レベルとなる。このとき、制御信号φ
を’０’レベルに設定すると、疑似ラッチ回路３は入力
回路の動作に無関係となり何等の影響をもたらさないこ
とになる。
【００１２】データの出力時等に、半導体集積回路の電
源ＶＣと接地Ｇに図に示すような雑音の混入があるもの
とする。すると、この雑音によりインバータ回路Ｉ１の
ＰチャンネルＭＯＳトランジスタＱＩ１のゲートソース
間電圧ＶＧＳがしきい値電圧ＶＴより大きくなったとす
ると、ＰチャンネルＭＯＳトランジスタＱＩ１は導通
し、その結果ＱＩ１のドレイン電位が電源ＶＣのレベル
となるので出力の’１’レベルは逆転して’０’レベル
になるという誤動作を生じる。
源ＶＣと接地Ｇに図に示すような雑音の混入があるもの
とする。すると、この雑音によりインバータ回路Ｉ１の
ＰチャンネルＭＯＳトランジスタＱＩ１のゲートソース
間電圧ＶＧＳがしきい値電圧ＶＴより大きくなったとす
ると、ＰチャンネルＭＯＳトランジスタＱＩ１は導通
し、その結果ＱＩ１のドレイン電位が電源ＶＣのレベル
となるので出力の’１’レベルは逆転して’０’レベル
になるという誤動作を生じる。
【００１３】このとき、疑似ラッチ回路３に’１’レベ
ルの制御信号φを雑音混入のタイミングに合せて入力す
ることにより、ＮチャンネルＭＯＳトランジスタＱ３
３，Ｑ３４を介して節点Ａに接地レベルＧ（’０’レベ
ル）が供給されるので誤動作をまぬがれることになる。
ルの制御信号φを雑音混入のタイミングに合せて入力す
ることにより、ＮチャンネルＭＯＳトランジスタＱ３
３，Ｑ３４を介して節点Ａに接地レベルＧ（’０’レベ
ル）が供給されるので誤動作をまぬがれることになる。
【００１４】以上に説明したように、従来の入力回路
は、入力信号のレベルが’１’レベルおよび’０’レベ
ルのいずれのレベルの場合でも雑音による誤動作を防止
するような設計となっていた。しかし、実際の半導体集
積回路では、内部で発生する雑音が主要な雑音源であ
り、内部雑音による入力回路への混入のタイミングは決
まっているので、’１’レベルあるいは’０’レベルの
いずれか一方のみが混入雑音による障害を受けるという
場合が殆どである。したがって、雑音除去の対象として
は、’１’レベルあるいは’０’レベルのいずれか一方
のレベルのときのみに限定すればよい場合が大半である
というものであった。
は、入力信号のレベルが’１’レベルおよび’０’レベ
ルのいずれのレベルの場合でも雑音による誤動作を防止
するような設計となっていた。しかし、実際の半導体集
積回路では、内部で発生する雑音が主要な雑音源であ
り、内部雑音による入力回路への混入のタイミングは決
まっているので、’１’レベルあるいは’０’レベルの
いずれか一方のみが混入雑音による障害を受けるという
場合が殆どである。したがって、雑音除去の対象として
は、’１’レベルあるいは’０’レベルのいずれか一方
のレベルのときのみに限定すればよい場合が大半である
というものであった。
【００１５】
【発明が解決しようとする課題】上述した従来の入力回
路は、入力信号のレベルがハイおよびロウのいずれのレ
ベルの場合でも雑音による誤動作を防止するために、Ｐ
チャンネルＭＯＳトランジスタ２個とＮチャンネルＭＯ
Ｓトランジスタ２個の最小限４個のトランジスタを必要
とするので、半導体集積回路の高集積度化にともなう入
力回路数の増加により、チップ面積が大幅に増大すると
いう欠点があった。
路は、入力信号のレベルがハイおよびロウのいずれのレ
ベルの場合でも雑音による誤動作を防止するために、Ｐ
チャンネルＭＯＳトランジスタ２個とＮチャンネルＭＯ
Ｓトランジスタ２個の最小限４個のトランジスタを必要
とするので、半導体集積回路の高集積度化にともなう入
力回路数の増加により、チップ面積が大幅に増大すると
いう欠点があった。
【００１６】
【課題を解決するための手段】本発明の入力回路は、ハ
イレベルおよびロウレベルの２つのレベルからなる入力
信号の前記ハイレベルおよびロウレベルのいずれか一方
のレベルの信号をこの一方のレベルの信号に同期した制
御信号によりラッチする疑似ラッチ回路を備えて構成さ
れている。
イレベルおよびロウレベルの２つのレベルからなる入力
信号の前記ハイレベルおよびロウレベルのいずれか一方
のレベルの信号をこの一方のレベルの信号に同期した制
御信号によりラッチする疑似ラッチ回路を備えて構成さ
れている。
【００１７】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。
て説明する。
【００１８】図１は本発明の入力回路の第一の実施例を
示すブロック図である。
示すブロック図である。
【００１９】本実施例の入力回路は入力信号Ｓのレベル
が’０’レベルの場合に対応するものであり、図１に示
すように、疑似ラッチ回路１と、入力用のインバータ回
路Ｉ１と、出力用のインバータ回路Ｉ２とを備えて構成
されている。
が’０’レベルの場合に対応するものであり、図１に示
すように、疑似ラッチ回路１と、入力用のインバータ回
路Ｉ１と、出力用のインバータ回路Ｉ２とを備えて構成
されている。
【００２０】疑似ラッチ回路１は、ＰチャンネルＭＯＳ
トランジスタＱ１１，Ｑ１２とを直列接続し、Ｐチャン
ネルＭＯＳトランジスタＱ１１のソースを電源ＶＣに、
Ｑ１２のドレインをインバータ回路Ｉ１の出力側の節点
Ａにそれぞれ接続して構成されている。また、Ｐチャン
ネルＭＯＳトランジスタＱ１１のゲートをインバータ回
路Ｉ２の出力側に接続している。また、ＰチャンネルＭ
ＯＳトランジスタＱ１２のゲートには制御信号φ１が入
力する。
トランジスタＱ１１，Ｑ１２とを直列接続し、Ｐチャン
ネルＭＯＳトランジスタＱ１１のソースを電源ＶＣに、
Ｑ１２のドレインをインバータ回路Ｉ１の出力側の節点
Ａにそれぞれ接続して構成されている。また、Ｐチャン
ネルＭＯＳトランジスタＱ１１のゲートをインバータ回
路Ｉ２の出力側に接続している。また、ＰチャンネルＭ
ＯＳトランジスタＱ１２のゲートには制御信号φ１が入
力する。
【００２１】インバータ回路Ｉ１は、前述の従来例と同
様、ＰチャンネルＭＯＳトランジスタＱＩ１とＮチャン
ネルＭＯＳトランジスタＱＩ２からなるＣＭＯＳインバ
ータ回路である。
様、ＰチャンネルＭＯＳトランジスタＱＩ１とＮチャン
ネルＭＯＳトランジスタＱＩ２からなるＣＭＯＳインバ
ータ回路である。
【００２２】次に、本実施例の動作について説明する。
【００２３】図２は、図１で示す本実施例の回路のタイ
ムチャ―トである。
ムチャ―トである。
【００２４】まず、入力信号Ｓが’０’レベルの場合
は、図２に示すように、インバータ回路Ｉ１の出力側の
節点Ａは’１’レベルに、インバータ回路Ｉ２の出力Ｏ
は’０’レベルとなる。このとき、制御信号φ１を’
１’レベルに設定すると、疑似ラッチ回路１は入力回路
の動作に無関係となり何等の影響をもたらさないことに
なる。
は、図２に示すように、インバータ回路Ｉ１の出力側の
節点Ａは’１’レベルに、インバータ回路Ｉ２の出力Ｏ
は’０’レベルとなる。このとき、制御信号φ１を’
１’レベルに設定すると、疑似ラッチ回路１は入力回路
の動作に無関係となり何等の影響をもたらさないことに
なる。
【００２５】データの出力時等に、半導体集積回路の電
源ＶＣと接地Ｇに図に示すような雑音の混入があるもの
とする。すると、この雑音によりインバータ回路Ｉ１の
ＮチャンネルＭＯＳトランジスタＱＩ２のゲートソース
間電圧ＶＧＳがしきい値電圧ＶＴより大きくなったとす
ると、ＮチャンネルＭＯＳトランジスタＱＩ２は導通
し、その結果ＱＩ２のドレイン電位が’０’レベルとな
るので出力の’０’レベルは逆転して’１’レベルにな
るという誤動作を生じる。
源ＶＣと接地Ｇに図に示すような雑音の混入があるもの
とする。すると、この雑音によりインバータ回路Ｉ１の
ＮチャンネルＭＯＳトランジスタＱＩ２のゲートソース
間電圧ＶＧＳがしきい値電圧ＶＴより大きくなったとす
ると、ＮチャンネルＭＯＳトランジスタＱＩ２は導通
し、その結果ＱＩ２のドレイン電位が’０’レベルとな
るので出力の’０’レベルは逆転して’１’レベルにな
るという誤動作を生じる。
【００２６】このとき、疑似ラッチ回路１に’０’レベ
ルの制御信号φ１を雑音混入のタイミングに合せて入力
することにより、ＰチャンネルＭＯＳトランジスタＱ１
１，Ｑ１２を介して節点Ａに電源レベルＶＣ（’１’レ
ベル）が供給されるので誤動作をまぬがれることにな
る。ここで、制御信号φは、周知のアドレス検知回路等
により生成するものとする。
ルの制御信号φ１を雑音混入のタイミングに合せて入力
することにより、ＰチャンネルＭＯＳトランジスタＱ１
１，Ｑ１２を介して節点Ａに電源レベルＶＣ（’１’レ
ベル）が供給されるので誤動作をまぬがれることにな
る。ここで、制御信号φは、周知のアドレス検知回路等
により生成するものとする。
【００２７】次に、本発明の第二の実施例について説明
する。
する。
【００２８】図３は本発明の入力回路の第2.の実施例を
示すブロック図である。
示すブロック図である。
【００２９】本実施例の入力回路は入力信号Ｓのレベル
が’１’レベルの場合に対応するものであり、図１に示
す第一の実施例に対する本実施例の相違点は、疑似ラッ
チ回路１の代りに、極性が逆である疑似ラッチ回路２を
備えていることである。
が’１’レベルの場合に対応するものであり、図１に示
す第一の実施例に対する本実施例の相違点は、疑似ラッ
チ回路１の代りに、極性が逆である疑似ラッチ回路２を
備えていることである。
【００３０】疑似ラッチ回路２は、ＮチャンネルＭＯＳ
トランジスタＱ２１，Ｑ２２とを直列接続し、６チャン
ネルＭＯＳトランジスタＱ２２のソースを接地Ｇに、Ｑ
１１のドレインをインバータ回路Ｉ１の出力側の節点Ａ
にそれぞれ接続して構成されている。また、Ｎチャンネ
ルＭＯＳトランジスタＱ２２のゲートをインバータ回路
Ｉ２の出力側に接続している。また、ＮチャンネルＭＯ
ＳトランジスタＱ２１のゲートには制御信号φ２が入力
する。
トランジスタＱ２１，Ｑ２２とを直列接続し、６チャン
ネルＭＯＳトランジスタＱ２２のソースを接地Ｇに、Ｑ
１１のドレインをインバータ回路Ｉ１の出力側の節点Ａ
にそれぞれ接続して構成されている。また、Ｎチャンネ
ルＭＯＳトランジスタＱ２２のゲートをインバータ回路
Ｉ２の出力側に接続している。また、ＮチャンネルＭＯ
ＳトランジスタＱ２１のゲートには制御信号φ２が入力
する。
【００３１】次に、本実施例の動作について説明する。
【００３２】図４は、図２で示す本実施例の回路のタイ
ムチャ―トである。
ムチャ―トである。
【００３３】まず、入力信号Ｓが’１’レベルの場合
は、図４に示すように、インバータ回路Ｉ１の出力側の
節点Ａは’０’レベルに、インバータ回路Ｉ２の出力Ｏ
は’１’レベルとなる。このとき、制御信号φ２を’
０’レベルに設定すると、疑似ラッチ回路２は入力回路
の動作に無関係となり何等の影響をもたらさないことに
なる。
は、図４に示すように、インバータ回路Ｉ１の出力側の
節点Ａは’０’レベルに、インバータ回路Ｉ２の出力Ｏ
は’１’レベルとなる。このとき、制御信号φ２を’
０’レベルに設定すると、疑似ラッチ回路２は入力回路
の動作に無関係となり何等の影響をもたらさないことに
なる。
【００３４】データの出力時等に、半導体集積回路の電
源ＶＣと接地Ｇに図に示すような雑音の混入があるもの
とする。すると、この雑音によりインバータ回路Ｉ１の
ＰチャンネルＭＯＳトランジスタＱＩ１のゲートソース
間電圧ＶＧＳがしきい値電圧ＶＴより大きくなったとす
ると、ＰチャンネルＭＯＳトランジスタＱＩ１は導通
し、その結果ＱＩ１のドレイン電位が’１’レベルとな
るので出力の’１’レベルは逆転して’０’レベルにな
るという誤動作を生じる。
源ＶＣと接地Ｇに図に示すような雑音の混入があるもの
とする。すると、この雑音によりインバータ回路Ｉ１の
ＰチャンネルＭＯＳトランジスタＱＩ１のゲートソース
間電圧ＶＧＳがしきい値電圧ＶＴより大きくなったとす
ると、ＰチャンネルＭＯＳトランジスタＱＩ１は導通
し、その結果ＱＩ１のドレイン電位が’１’レベルとな
るので出力の’１’レベルは逆転して’０’レベルにな
るという誤動作を生じる。
【００３５】このとき、疑似ラッチ回路１に’１’レベ
ルの制御信号φ２を雑音混入のタイミングに合せて入力
することにより、ＮチャンネルＭＯＳトランジスタＱ２
１，Ｑ２２を介して節点Ａに接地レベルＧ（’０’レベ
ル）が供給されるので誤動作をまぬがれることになる。
ルの制御信号φ２を雑音混入のタイミングに合せて入力
することにより、ＮチャンネルＭＯＳトランジスタＱ２
１，Ｑ２２を介して節点Ａに接地レベルＧ（’０’レベ
ル）が供給されるので誤動作をまぬがれることになる。
【００３６】
【発明の効果】以上説明したように、本発明の入力回路
は、入力信号のハイレベルおよびロウレベルのいずれか
一方のレベルの信号をラッチする疑似ラッチ回路を備え
ることにより、所要のＭＯＳトランジスタの数を半分に
低減できるので、高集積度化による入力回路数の増加に
対応する半導体チップの面積の増大を最小限に抑制でき
るという効果がある。
は、入力信号のハイレベルおよびロウレベルのいずれか
一方のレベルの信号をラッチする疑似ラッチ回路を備え
ることにより、所要のＭＯＳトランジスタの数を半分に
低減できるので、高集積度化による入力回路数の増加に
対応する半導体チップの面積の増大を最小限に抑制でき
るという効果がある。
【図１】本発明の入力回路の第一の実施例を示すブロッ
ク図である。
ク図である。
【図２】本実施例の入力回路における動作の一例を示す
タイムチャートである。
タイムチャートである。
【図３】本発明の入力回路の第二の実施例を示すブロッ
ク図である。
ク図である。
【図４】本実施例の入力回路における動作の一例を示す
タイムチャートである。
タイムチャートである。
【図５】従来の入力回路の一例を示すブロック図であ
る。
る。
【図６】従来の入力回路における動作の一例を示すタイ
ムチャートである。
ムチャートである。
１，２，３ 疑似ラッチ回路 Ｉ１，Ｉ２，Ｉ３１ インバータ回路 Ｑ１１，Ｑ２１，Ｑ３１，Ｑ３２，ＱＩ１ Ｐチャン
ネルＭＯＳトランジスタ Ｑ１２，Ｑ２２，Ｑ３３，Ｑ３４，ＱＩ２ Ｎチャン
ネルＭＯＳトランジスタ
ネルＭＯＳトランジスタ Ｑ１２，Ｑ２２，Ｑ３３，Ｑ３４，ＱＩ２ Ｎチャン
ネルＭＯＳトランジスタ
Claims (4)
- 【請求項１】 ハイレベルおよびロウレベルの２つのレ
ベルからなる入力信号の前記ハイレベルおよびロウレベ
ルのいずれか一方のレベルの信号をこの一方のレベルの
信号に同期した制御信号によりラッチする疑似ラッチ回
路を備えることを特徴とする入力回路。 - 【請求項２】 前記入力信号を反転する第一のインバー
タ回路とこの第一のインバータ回路の出力を反転して出
力する第二のインバータ回路とを備える請求項１記載の
入力回路において、 前記疑似ラッチ回路はソースを電源に接続しゲートを前
記第二のインバータ回路の出力に接続した第一のＭＯＳ
トランジスタと、ゲートに前記制御信号を入力しドレイ
ンを前記第一のインバータ回路の出力に接続しソースを
前記第一のＭＯＳトランジスタのドレインに接続した第
二のＭＯＳトランジスタとを備えることを特徴とする入
力回路。 - 【請求項３】 前記電源は半導体集積回路の供給電源で
あり前記第一および第二のＭＯＳトランジスタはＰチャ
ンネルＭＯＳトランジスタであることを特徴とする請求
項２記載の入力回路。 - 【請求項４】 前記電源は半導体集積回路の接地電位で
あり前記第一および第二のＭＯＳトランジスタはＮチャ
ンネルＭＯＳトランジスタであることを特徴とする請求
項２記載の入力回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3214927A JP3055236B2 (ja) | 1991-08-27 | 1991-08-27 | 入力回路 |
| KR1019920015256A KR0150227B1 (ko) | 1991-08-27 | 1992-08-25 | 입력 회로 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3214927A JP3055236B2 (ja) | 1991-08-27 | 1991-08-27 | 入力回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
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Family
ID=16663883
Family Applications (1)
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|---|---|---|---|
| JP3214927A Expired - Lifetime JP3055236B2 (ja) | 1991-08-27 | 1991-08-27 | 入力回路 |
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|---|---|
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Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5894229A (en) * | 1996-05-24 | 1999-04-13 | Mitsubishi Denki Kabushiki Kaisha | Input circuit of semiconductor memory device for generating an internal signal in accordance with an external signal and for applying it to an internal circuitry |
| JP2011061696A (ja) * | 2009-09-14 | 2011-03-24 | Renesas Electronics Corp | 半導体装置及びその制御方法 |
-
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- 1991-08-27 JP JP3214927A patent/JP3055236B2/ja not_active Expired - Lifetime
-
1992
- 1992-08-25 KR KR1019920015256A patent/KR0150227B1/ko not_active Expired - Lifetime
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5894229A (en) * | 1996-05-24 | 1999-04-13 | Mitsubishi Denki Kabushiki Kaisha | Input circuit of semiconductor memory device for generating an internal signal in accordance with an external signal and for applying it to an internal circuitry |
| JP2011061696A (ja) * | 2009-09-14 | 2011-03-24 | Renesas Electronics Corp | 半導体装置及びその制御方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR930005370A (ko) | 1993-03-23 |
| JP3055236B2 (ja) | 2000-06-26 |
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