JPH0555913A - 周波数シンセサイザ - Google Patents
周波数シンセサイザInfo
- Publication number
- JPH0555913A JPH0555913A JP3209736A JP20973691A JPH0555913A JP H0555913 A JPH0555913 A JP H0555913A JP 3209736 A JP3209736 A JP 3209736A JP 20973691 A JP20973691 A JP 20973691A JP H0555913 A JPH0555913 A JP H0555913A
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- JP
- Japan
- Prior art keywords
- output
- voltage
- integrater
- integrator
- frequency
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- Pending
Links
- 230000001360 synchronised effect Effects 0.000 claims description 3
- 238000010586 diagram Methods 0.000 description 7
- 230000003111 delayed effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000001228 spectrum Methods 0.000 description 1
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】
【構成】一定のクロック周波数を出力するクロック発生
器１と、クロック発生器の出力周波数に同期したｎ（ｎ
は整数）ビットの並列ディジタル信号を出力する演算器
２と、演算器が出力するディジタル信号をアナログ電圧
に変換するＤ／Ａ変換器と、Ｄ／Ａ変換器の出力電圧を
積分する積分器４と、積分器の出力信号を一定のしきい
値と比較して１と０の２値を出力する比較器５とを有
し、積分器４の出力電圧を比較器５のしきい値電圧を横
切る前後の電圧にほぼ等しく設定し積分器４の時定数を
所定値に定める。 【効果】本発明の周波数シンセサイザは積分器を設ける
ことにより、時間分解能を基準クロック周期よりも細か
くできるので、従来の周波数シンセサイザに比べジッタ
を著しく軽減できる。
器１と、クロック発生器の出力周波数に同期したｎ（ｎ
は整数）ビットの並列ディジタル信号を出力する演算器
２と、演算器が出力するディジタル信号をアナログ電圧
に変換するＤ／Ａ変換器と、Ｄ／Ａ変換器の出力電圧を
積分する積分器４と、積分器の出力信号を一定のしきい
値と比較して１と０の２値を出力する比較器５とを有
し、積分器４の出力電圧を比較器５のしきい値電圧を横
切る前後の電圧にほぼ等しく設定し積分器４の時定数を
所定値に定める。 【効果】本発明の周波数シンセサイザは積分器を設ける
ことにより、時間分解能を基準クロック周期よりも細か
くできるので、従来の周波数シンセサイザに比べジッタ
を著しく軽減できる。
Description
【０００１】
【産業上の利用分野】本発明は周波数シンセサイザに関
し、特に、高安定のクロック信号から、位相同期ループ
を用いることなく、任意の周波数の方形波信号を得るこ
とのできる周波数シンセサイザに関する。
し、特に、高安定のクロック信号から、位相同期ループ
を用いることなく、任意の周波数の方形波信号を得るこ
とのできる周波数シンセサイザに関する。
【０００２】
【従来の技術】従来、この種の周波数シンセサイザのブ
ロック図を図５に示す。この従来例は基準クロック１０
０ＭＨｚ出力周波数８ＭＨｚを得るシンセサイザとし
て、できるだけ出力波形が正弦波に近い信号を得られる
演算器２を採用している。すなわち、クロック発生器
１，演算器２，Ｄ／Ａ変換器３，比較器５から構成され
ている。図６はＤ／Ａ出力のアナログ波形、出力の方形
波形を示す。Ｄ／Ａ出力波形に示すように、正弦波に極
力近くなるように、演算器２が機能する。このアナログ
信号を一定のしきい値を持った比較器５に加えることに
より、目的の方形波信号を得ていた。
ロック図を図５に示す。この従来例は基準クロック１０
０ＭＨｚ出力周波数８ＭＨｚを得るシンセサイザとし
て、できるだけ出力波形が正弦波に近い信号を得られる
演算器２を採用している。すなわち、クロック発生器
１，演算器２，Ｄ／Ａ変換器３，比較器５から構成され
ている。図６はＤ／Ａ出力のアナログ波形、出力の方形
波形を示す。Ｄ／Ａ出力波形に示すように、正弦波に極
力近くなるように、演算器２が機能する。このアナログ
信号を一定のしきい値を持った比較器５に加えることに
より、目的の方形波信号を得ていた。
【０００３】
【発明が解決しようとする課題】上述した従来の周波数
シンセサイザは、図６のシンセサイザ出力信号における
レベル変化点が基準クロック信号に完全に同期している
ため、本来の８ＭＨｚ信号のレベル変化点とタイミング
が異なる。このタイミングのずれ、すなわち位相ジッタ
は、２５０ｎｓｅｃの周期を持つ。つまり、シンセサイ
ザの出力信号は４ＭＨｚの位相変調を受け、これが側波
帯となってスペクトラム成分に現れ通信機用シンセサイ
ザとして使用する際に大きな欠点となっていた。
シンセサイザは、図６のシンセサイザ出力信号における
レベル変化点が基準クロック信号に完全に同期している
ため、本来の８ＭＨｚ信号のレベル変化点とタイミング
が異なる。このタイミングのずれ、すなわち位相ジッタ
は、２５０ｎｓｅｃの周期を持つ。つまり、シンセサイ
ザの出力信号は４ＭＨｚの位相変調を受け、これが側波
帯となってスペクトラム成分に現れ通信機用シンセサイ
ザとして使用する際に大きな欠点となっていた。
【０００４】この原因は、シンセサイザの出力信号にお
ける時間分解能が、クロック信号の１周期分の時間に制
限され本来のレベル変化点とタイミングが異なる点にあ
った。
ける時間分解能が、クロック信号の１周期分の時間に制
限され本来のレベル変化点とタイミングが異なる点にあ
った。
【０００５】
【課題を解決するための手段】本発明の周波数シンセサ
イザは、一定のクロック周波数を出力するクロック発生
器と、前記クロック発生器の出力周波数に同期したｎ
（ｎは整数）ビットの並列ディジタル信号を出力する演
算器と、前記演算器が出力するディジタル信号をアナロ
グ電圧に変換するＤ／Ａ変換器と、前記Ｄ／Ａ変換器の
出力電圧を積分する積分器と、前記積分器の出力信号を
一定のしきい値と比較して１と０の２値を出力する比較
器とを有し、前記積分器の出力電圧を前期比較器のしき
い値電圧を横切る前後の電圧にほぼ等しく設定し前記積
分器の時定数を所定値に定める。
イザは、一定のクロック周波数を出力するクロック発生
器と、前記クロック発生器の出力周波数に同期したｎ
（ｎは整数）ビットの並列ディジタル信号を出力する演
算器と、前記演算器が出力するディジタル信号をアナロ
グ電圧に変換するＤ／Ａ変換器と、前記Ｄ／Ａ変換器の
出力電圧を積分する積分器と、前記積分器の出力信号を
一定のしきい値と比較して１と０の２値を出力する比較
器とを有し、前記積分器の出力電圧を前期比較器のしき
い値電圧を横切る前後の電圧にほぼ等しく設定し前記積
分器の時定数を所定値に定める。
【０００６】
【実施例】次に本発明について図面を参照して説明す
る。図１は本発明の一実施例のブロック図であり、基準
クロック１００ＭＨｚ、出力周波数８ＭＨｚの周波数シ
ンセサイザを示す。また、演算器２の出力は１０ビット
の並列信号、アナログ信号は−３Ｖ〜＋３Ｖで１０ｍＶ
ステップである。図１において、Ｄ／Ａ変換器３の出力
信号は積分器４を通った後に比較器５に加えられるた
め、比較器５のしきい値通過時刻は積分器４により多少
遅れる。この遅れ時間は、積分器４の時定数と通過前後
の電圧により決定する。
る。図１は本発明の一実施例のブロック図であり、基準
クロック１００ＭＨｚ、出力周波数８ＭＨｚの周波数シ
ンセサイザを示す。また、演算器２の出力は１０ビット
の並列信号、アナログ信号は−３Ｖ〜＋３Ｖで１０ｍＶ
ステップである。図１において、Ｄ／Ａ変換器３の出力
信号は積分器４を通った後に比較器５に加えられるた
め、比較器５のしきい値通過時刻は積分器４により多少
遅れる。この遅れ時間は、積分器４の時定数と通過前後
の電圧により決定する。
【０００７】今、説明を簡略化するため、積分器４の伝
達特性を図２のように定める。すなわち、ステップ状の
入力信号が加えられたとき、出力が安定するために２Ｔ
＝２０ｎｓｅｃの時間を要し、その間、出力は時間に対
しリニアに変化するものとする。
達特性を図２のように定める。すなわち、ステップ状の
入力信号が加えられたとき、出力が安定するために２Ｔ
＝２０ｎｓｅｃの時間を要し、その間、出力は時間に対
しリニアに変化するものとする。
【０００８】時刻ｔ１においてこの積分器の入力電圧が
ｖ１（負）からｖ２（正）に変化したと仮定する。比較
器５のしきい値電圧を０Ｖとすると、積分器の出力電圧
がしきい値を横切る時刻ｔ０は、（１）式で表される。
ｖ１（負）からｖ２（正）に変化したと仮定する。比較
器５のしきい値電圧を０Ｖとすると、積分器の出力電圧
がしきい値を横切る時刻ｔ０は、（１）式で表される。
【０００９】 ｔ０＝ｔ１−２Ｔ・（Ｖ１／Ｖ２−Ｖ１）…（１） これに、（２）〜（４）の条件を代入すると（５）式が
成立する。
成立する。
【００１０】 −３．０≦ｖ１＜−１．０Ｖ（１０ｍＶステップ）…（２） １．０≦ｖ２＜ ３．０Ｖ（１０ｍＶステップ）…（３） ｖ２−ｖ１＝４．０Ｖ…（４） ５０ｎｓｅｃ≦ｔ０−ｔ１＜１５０ｎｓｅｃ（０．５ｎｓｅｃステップ）…（ ５） つまり、積分器４に加える入力電圧を適当な値にするこ
とにより、比較器５の出力電圧の変化時刻を、非常に小
さな時間ステップで制御することができる。図４に、
（１）式から選出される各クロックステップのＤ／Ａコ
ンバータ出力電圧を示す。この周波数関係では、２５ス
テップで１周期となる。また、図３にクロック周波数１
００１ＭＨｚ、出力８ＭＨｚにおける演算器２の出力に
対応するアナログ波形、積分器４出力、出力端子１１の
出力波形８ＭＨｚ）を示す。従来例と異なり、出力にジ
ッタがまったくないことがわかる。一般に、時間分解能
が基準クロック周期の１／１００となっているので、ジ
ッタも従来より１／００に軽減されると判断できる。
とにより、比較器５の出力電圧の変化時刻を、非常に小
さな時間ステップで制御することができる。図４に、
（１）式から選出される各クロックステップのＤ／Ａコ
ンバータ出力電圧を示す。この周波数関係では、２５ス
テップで１周期となる。また、図３にクロック周波数１
００１ＭＨｚ、出力８ＭＨｚにおける演算器２の出力に
対応するアナログ波形、積分器４出力、出力端子１１の
出力波形８ＭＨｚ）を示す。従来例と異なり、出力にジ
ッタがまったくないことがわかる。一般に、時間分解能
が基準クロック周期の１／１００となっているので、ジ
ッタも従来より１／００に軽減されると判断できる。
【００１１】
【発明の効果】以上説明したように、本発明の周波数シ
ンセサイザは積分器を設けることにより、時間分解能を
基準クロック周期よりも細かくできるので、従来の周波
数シンセサイザに比べジッタを著しく軽減できという効
果がある。
ンセサイザは積分器を設けることにより、時間分解能を
基準クロック周期よりも細かくできるので、従来の周波
数シンセサイザに比べジッタを著しく軽減できという効
果がある。
【図１】本発明の一実施例のブロック図である。
【図２】本実施例の積分器の波形説明図である。
【図３】本実施例の各部の波形図である。
【図４】本実施例の説明図である。
【図５】従来例のブロック図である。
【図６】従来例の波形図である。
１ クロック発生器 ２ 演算器 ３ Ｄ／Ａ変換器 ４ 積分器 ５ 比較器 １１ 入力端子
Claims (1)
- 【請求項１】 一定のクロック周波数を出力するクロッ
ク発生器と、前記クロック発生器の出力周波数に同期し
たｎ（ｎは整数）ビットの並列ディジタル信号を出力す
る演算器と、前記演算器が出力するディジタル信号をア
ナログ電圧に変換するＤ／Ａ変換器と、前記Ｄ／Ａ変換
器の出力電圧を積分する積分器と、前記積分器の出力信
号を一定のしきい値と比較して１と０の２値を出力する
比較器とを有し、前記積分器の出力電圧を前期比較器の
しきい値電圧を横切る前後の電圧にほぼ等しく設定し前
記積分器の時定数を所定値に定めることを特徴とする周
波数シンセサイザ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3209736A JPH0555913A (ja) | 1991-08-22 | 1991-08-22 | 周波数シンセサイザ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3209736A JPH0555913A (ja) | 1991-08-22 | 1991-08-22 | 周波数シンセサイザ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0555913A true JPH0555913A (ja) | 1993-03-05 |
Family
ID=16577790
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3209736A Pending JPH0555913A (ja) | 1991-08-22 | 1991-08-22 | 周波数シンセサイザ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0555913A (ja) |
-
1991
- 1991-08-22 JP JP3209736A patent/JPH0555913A/ja active Pending
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19990810 |