JPH05335904A - クロック信号発生回路 - Google Patents
クロック信号発生回路Info
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- JPH05335904A JPH05335904A JP4141373A JP14137392A JPH05335904A JP H05335904 A JPH05335904 A JP H05335904A JP 4141373 A JP4141373 A JP 4141373A JP 14137392 A JP14137392 A JP 14137392A JP H05335904 A JPH05335904 A JP H05335904A
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Abstract
(57)【要約】
【目的】トリガ入力に対し一定時間で安定した出力信号
を出力する事を実現するためのクロック信号発生回路を
提供すること。 【構成】 SIN波発振回路とCOS波発振回路と、これらの
出力をＡＤ変換するＡＤＣと、このデータを格納する変
換テーブルとしての機能を有するメモリと、前記メモリ
の出力をＤＡ変換するＤＡＣと、SIN波形とＤＡＣの出
力を比較するコンパレータと、COS波形とＤＡＣの出力
を比較するコンパレータと、コンパレータの出力を選択
して出力するスイッチと、スイッチとメモリによる制御
信号のＥＸ−ＯＲをとる回路と、トリガ信号を遅延させ
るためのディレイ回路と、ＥＸ−ＯＲ回路からの出力と
ディレイ回路からのアンドをとる回路を設け、トリガ信
号から常に、一定の時間でクロック信号を出力すること
を特徴とするクロック信号発生回路。を設けたことを特
徴とするクロック信号発生回路である。
を出力する事を実現するためのクロック信号発生回路を
提供すること。 【構成】 SIN波発振回路とCOS波発振回路と、これらの
出力をＡＤ変換するＡＤＣと、このデータを格納する変
換テーブルとしての機能を有するメモリと、前記メモリ
の出力をＤＡ変換するＤＡＣと、SIN波形とＤＡＣの出
力を比較するコンパレータと、COS波形とＤＡＣの出力
を比較するコンパレータと、コンパレータの出力を選択
して出力するスイッチと、スイッチとメモリによる制御
信号のＥＸ−ＯＲをとる回路と、トリガ信号を遅延させ
るためのディレイ回路と、ＥＸ−ＯＲ回路からの出力と
ディレイ回路からのアンドをとる回路を設け、トリガ信
号から常に、一定の時間でクロック信号を出力すること
を特徴とするクロック信号発生回路。を設けたことを特
徴とするクロック信号発生回路である。
Description
【０００１】
【産業上の利用分野】本発明は、外部からのトリガ信号
に基づいてクロック信号を出力するクロック信号発生回
路の改善に関する。
に基づいてクロック信号を出力するクロック信号発生回
路の改善に関する。
【０００２】
【従来の技術】従来のトリガ信号に基づいてクロック信
号を出力するクロック信号発生回路には、図３及び図４
に示すような方法があった。図３はディレイ素子とイン
バータ回路を用い、外部からのトリガ信号から発振を開
始させることで外部からのトリガ信号に基づいてクロッ
ク信号を出力する構成になっているものである。図４は
基準クロックにトリガ信号でゲートをかけて出力する構
成になっているものである。
号を出力するクロック信号発生回路には、図３及び図４
に示すような方法があった。図３はディレイ素子とイン
バータ回路を用い、外部からのトリガ信号から発振を開
始させることで外部からのトリガ信号に基づいてクロッ
ク信号を出力する構成になっているものである。図４は
基準クロックにトリガ信号でゲートをかけて出力する構
成になっているものである。
【０００３】
【発明が解決しようとする課題】このため、外部からの
トリガ信号に基づいてクロック信号を出力しようとする
と、図３に示す方法ではディレイ素子あるいはインバー
タ回路における遅延時間に温度依存性があり、また水晶
発振器等による発振と比較し確度がなく安定度が低いと
いう問題があった。また図４に示す方法では、トリガ信
号は基準信号に対して非同期であるから１クロック分の
ジッタが発生するという問題がある。本発明の目的は、
このような問題を解決し、トリガ信号に対しジッタが発
生せずかつ安定性があるクロック信号を出力することが
可能になるクロック信号発生回路を提供することにあ
る。
トリガ信号に基づいてクロック信号を出力しようとする
と、図３に示す方法ではディレイ素子あるいはインバー
タ回路における遅延時間に温度依存性があり、また水晶
発振器等による発振と比較し確度がなく安定度が低いと
いう問題があった。また図４に示す方法では、トリガ信
号は基準信号に対して非同期であるから１クロック分の
ジッタが発生するという問題がある。本発明の目的は、
このような問題を解決し、トリガ信号に対しジッタが発
生せずかつ安定性があるクロック信号を出力することが
可能になるクロック信号発生回路を提供することにあ
る。
【０００４】
【課題を解決するための手段】本発明は、外部からのト
リガ信号のタイミングに基づいてSIN波形をしたアナロ
グ電気信号をデジタル信号に変換する第１のアナログ／
デジタル変換器と、前記外部からのトリガ信号のタイミ
ングに基づいてCOS波形をしたアナログ電気信号をデジ
タル信号に変換する第２のアナログ／デジタル変換器
と、前記第１のアナログ／デジタル変換器からのデジタ
ル出力と第２のアナログ／デジタル変換器からのデジタ
ル出力とを入力し、これらの値に対応した第１及び第２
の制御信号と指定すべき電圧の閾値のデジタル値を出力
するデータ変換テーブルとしての機能を有するメモリ
と、前記メモリから出力された閾値のデジタル値をデジ
タル／アナログ変換するデジタル／アナログ変換器と、
前記SIN波形をしたアナログ電気信号と前記デジタル／
アナログ変換器からの出力を比較する第１のコンパレー
タと、前記COS波形をしたアナログ電気信号と前記デジ
タル／アナログ変換器からの出力を比較する第２のコン
パレータと、前記指定すべき電圧の閾値の基礎となった
原波形と当該閾値との比較結果を得るために、前記第２
の制御信号に基づいて前記第１又は第２のコンパレータ
の出力を選択して出力するスイッチと、前記スイッチか
らの出力と第１の制御信号との排他論理和を出力するイ
クスクルーシブオア回路と、前記外部からのトリガ信号
を遅延させるためのディレイ回路と、前記イクスクルー
シブオア回路からの出力と前記ディレイ回路からの出力
の論理積を出力するアンド回路を設け、トリガ信号から
常に、一定の時間でクロック信号を出力することを特徴
とするクロック信号発生回路である。
リガ信号のタイミングに基づいてSIN波形をしたアナロ
グ電気信号をデジタル信号に変換する第１のアナログ／
デジタル変換器と、前記外部からのトリガ信号のタイミ
ングに基づいてCOS波形をしたアナログ電気信号をデジ
タル信号に変換する第２のアナログ／デジタル変換器
と、前記第１のアナログ／デジタル変換器からのデジタ
ル出力と第２のアナログ／デジタル変換器からのデジタ
ル出力とを入力し、これらの値に対応した第１及び第２
の制御信号と指定すべき電圧の閾値のデジタル値を出力
するデータ変換テーブルとしての機能を有するメモリ
と、前記メモリから出力された閾値のデジタル値をデジ
タル／アナログ変換するデジタル／アナログ変換器と、
前記SIN波形をしたアナログ電気信号と前記デジタル／
アナログ変換器からの出力を比較する第１のコンパレー
タと、前記COS波形をしたアナログ電気信号と前記デジ
タル／アナログ変換器からの出力を比較する第２のコン
パレータと、前記指定すべき電圧の閾値の基礎となった
原波形と当該閾値との比較結果を得るために、前記第２
の制御信号に基づいて前記第１又は第２のコンパレータ
の出力を選択して出力するスイッチと、前記スイッチか
らの出力と第１の制御信号との排他論理和を出力するイ
クスクルーシブオア回路と、前記外部からのトリガ信号
を遅延させるためのディレイ回路と、前記イクスクルー
シブオア回路からの出力と前記ディレイ回路からの出力
の論理積を出力するアンド回路を設け、トリガ信号から
常に、一定の時間でクロック信号を出力することを特徴
とするクロック信号発生回路である。
【０００５】
【作用】クロック信号の発生にあたり、基準クロックの
発振源としてSIN波発振器とCOS波発振器を併用し、トリ
ガ時点における発振源の電圧を比較対象として発振源の
電圧をコンパレートすることで、トリガ信号から信号出
力までの時間を一定にすることが可能となる。
発振源としてSIN波発振器とCOS波発振器を併用し、トリ
ガ時点における発振源の電圧を比較対象として発振源の
電圧をコンパレートすることで、トリガ信号から信号出
力までの時間を一定にすることが可能となる。
【０００６】
【実施例】図１に本発明の基本的構成図を示す。１はSI
N波発振回路で基準信号となるSIN波形を出力する。２は
COS波発振回路で基準信号となるCOS波形を出力する。ま
たSIN波形とCOS波ではπ/2の位相差があり、かつ各々は
連続波形である。３は位相判別器で、トリガ信号がされ
たときのSIN波発振回路１およびCOS波発振回路２の位相
を検出し、コンパレータ４，５で用いる閾値と、スイッ
チ６等の切り換えを行う制御信号Ａ，Ｂを出力する。コ
ンパレータ４では、SIN波発振回路１からのSIN波形と位
相判別器３からの閾値とを比較する。コンパレータ５で
は、COS波発振回路２からのCOS波形と位相判別器３から
の閾値とを比較する。６はスイッチで、制御信号Ｂに基
づいてコンパレータ４，５の出力を選択して出力する。
７はイクスクルーシブオア回路（以下、ＥＸ−ＯＲ回路
と呼ぶ）で、スイッチ６からの出力と制御信号Ａとの排
他論理和をとることで、コンパレータ４，５の出力の反
転もしくは非反転を行う。８はディレイ回路で、外部か
らのトリガ信号を遅延させる。９はアンド回路で、ＥＸ
−ＯＲ回路７とディレイ回路８からの出力の論理積を出
力する。位相判別器３は、アナログ／デジタル変換器
（以下ＡＤＣと呼ぶ）１１，１２とメモリ１３とデジタ
ル／アナログ変換器（以下ＤＡＣと呼ぶ）１４から構成
される。ＡＤＣ１１は、外部からトリガ信号が入力され
たときのSIN波発振回路１から出力されるSIN波形のＡ／
Ｄ変換を行う。ＡＤＣ１２は、外部からトリガ信号が入
力されたときのCOS波発振回路２から出力されるCOS波形
のＡ／Ｄ変換を行う。メモリ１３は、ＡＤＣ１１からの
デジタル出力とＡＤＣ１２からのデジタル出力とを入力
し、制御信号Ａ，Ｂと指定すべき電圧の閾値のデジタル
値を出力するデータ変換テーブルである。
N波発振回路で基準信号となるSIN波形を出力する。２は
COS波発振回路で基準信号となるCOS波形を出力する。ま
たSIN波形とCOS波ではπ/2の位相差があり、かつ各々は
連続波形である。３は位相判別器で、トリガ信号がされ
たときのSIN波発振回路１およびCOS波発振回路２の位相
を検出し、コンパレータ４，５で用いる閾値と、スイッ
チ６等の切り換えを行う制御信号Ａ，Ｂを出力する。コ
ンパレータ４では、SIN波発振回路１からのSIN波形と位
相判別器３からの閾値とを比較する。コンパレータ５で
は、COS波発振回路２からのCOS波形と位相判別器３から
の閾値とを比較する。６はスイッチで、制御信号Ｂに基
づいてコンパレータ４，５の出力を選択して出力する。
７はイクスクルーシブオア回路（以下、ＥＸ−ＯＲ回路
と呼ぶ）で、スイッチ６からの出力と制御信号Ａとの排
他論理和をとることで、コンパレータ４，５の出力の反
転もしくは非反転を行う。８はディレイ回路で、外部か
らのトリガ信号を遅延させる。９はアンド回路で、ＥＸ
−ＯＲ回路７とディレイ回路８からの出力の論理積を出
力する。位相判別器３は、アナログ／デジタル変換器
（以下ＡＤＣと呼ぶ）１１，１２とメモリ１３とデジタ
ル／アナログ変換器（以下ＤＡＣと呼ぶ）１４から構成
される。ＡＤＣ１１は、外部からトリガ信号が入力され
たときのSIN波発振回路１から出力されるSIN波形のＡ／
Ｄ変換を行う。ＡＤＣ１２は、外部からトリガ信号が入
力されたときのCOS波発振回路２から出力されるCOS波形
のＡ／Ｄ変換を行う。メモリ１３は、ＡＤＣ１１からの
デジタル出力とＡＤＣ１２からのデジタル出力とを入力
し、制御信号Ａ，Ｂと指定すべき電圧の閾値のデジタル
値を出力するデータ変換テーブルである。
【０００７】図２に図１内の各地点の動作の時間変化を
表すタイムチャートを示す。(a)はSIN波発振回路１から
の出力、(b)はCOS波発振回路２からの出力、(c)はＤＡ
Ｃ１４から出力されるスレッショルド電圧、(d)はトリ
ガ入力から入力されるトリガ信号、(e)はコンパレータ
４から出力されるSINコンパレータ出力、(f)コンパレー
タ５から出力されるCOSコンパレータ出力、(g)はメモリ
１３から出力される制御信号Ａ、(h)はＥＸ−ＯＲ回路
７からの出力、(i)はディレイ回路８からの出力、(j)は
出力信号である。
表すタイムチャートを示す。(a)はSIN波発振回路１から
の出力、(b)はCOS波発振回路２からの出力、(c)はＤＡ
Ｃ１４から出力されるスレッショルド電圧、(d)はトリ
ガ入力から入力されるトリガ信号、(e)はコンパレータ
４から出力されるSINコンパレータ出力、(f)コンパレー
タ５から出力されるCOSコンパレータ出力、(g)はメモリ
１３から出力される制御信号Ａ、(h)はＥＸ−ＯＲ回路
７からの出力、(i)はディレイ回路８からの出力、(j)は
出力信号である。
【０００８】まず、位相判別器３の動作について説明す
る。位相判別器３ではSIN波形およびCOS波形の位相関係
によって４つの区間に分ける。各々の区間におけるトリ
ガが入力されたときにSIN波形およびCOS波形のうち、デ
ータとして選択する信号（以下、有効な信号と呼ぶ）あ
るいは、コンパレータ４，５の出力の二者択一を行う制
御信号Ｂの出力、またその選択されたコンパレータ出力
の反転、非反転を選択する制御信号Ａの出力レベルが一
意的に定まる。このような選択について具体的に説明す
ると以下のようになる。図２に示す［π/4 ≦θ＜
３π/4］の状態では、COS波発振回路２からの入力が有
効となり、制御信号Ａの出力はＨレベル、制御信号Ｂの
出力はコンパレータ５を選択するような出力になる。
に示す［３π/4 ≦θ＜ ５π/4 ］の状態では、SIN
波発振回路１からの入力が有効となり、制御信号Ａの出
力はＨレベル、制御信号Ｂの出力はコンパレータ４を選
択するような出力になる。に示す［５π/4 ≦θ＜
７π/4 ］の状態では、COS波発振回路２からの入力が
有効となり、制御信号Ａの出力はＬレベル、制御信号Ｂ
の出力はコンパレータ５を選択するような出力になる。
に示す［７π/4 ≦θ＜ ９π/4 ］の状態では、SI
N波発振回路１からの入力が有効となり、制御信号Ａの
出力はＬレベル、制御信号Ｂの出力はコンパレータ４を
選択するような出力になる。
る。位相判別器３ではSIN波形およびCOS波形の位相関係
によって４つの区間に分ける。各々の区間におけるトリ
ガが入力されたときにSIN波形およびCOS波形のうち、デ
ータとして選択する信号（以下、有効な信号と呼ぶ）あ
るいは、コンパレータ４，５の出力の二者択一を行う制
御信号Ｂの出力、またその選択されたコンパレータ出力
の反転、非反転を選択する制御信号Ａの出力レベルが一
意的に定まる。このような選択について具体的に説明す
ると以下のようになる。図２に示す［π/4 ≦θ＜
３π/4］の状態では、COS波発振回路２からの入力が有
効となり、制御信号Ａの出力はＨレベル、制御信号Ｂの
出力はコンパレータ５を選択するような出力になる。
に示す［３π/4 ≦θ＜ ５π/4 ］の状態では、SIN
波発振回路１からの入力が有効となり、制御信号Ａの出
力はＨレベル、制御信号Ｂの出力はコンパレータ４を選
択するような出力になる。に示す［５π/4 ≦θ＜
７π/4 ］の状態では、COS波発振回路２からの入力が
有効となり、制御信号Ａの出力はＬレベル、制御信号Ｂ
の出力はコンパレータ５を選択するような出力になる。
に示す［７π/4 ≦θ＜ ９π/4 ］の状態では、SI
N波発振回路１からの入力が有効となり、制御信号Ａの
出力はＬレベル、制御信号Ｂの出力はコンパレータ４を
選択するような出力になる。
【０００９】次に具体的に本発明にかかる構成の動作説
明をする。あるタイミング（図２内の丸印の部分）で立
ち上がりトリガ信号(d)が入力される場合を考える。ト
リガ信号(d)が入力されると、位相判別器３によってそ
のトリガ点での有効な発振回路の出力電圧およびが制御
信号Ａ，Ｂが出力される。具体的に説明すると、ここは
に示す［３π/4 ≦θ＜ ５π/4 ］の状態となるか
ら、SIN波発振回路１からの入力が有効となり、制御信
号Ａの出力はＨレベル、制御信号Ｂの出力はコンパレー
タ４を選択するような出力になる。従って、ＤＡＣ１４
からのスレッショルド電圧(c)は、Ａ／Ｄ変換、メモリ
１３からの読みだし、Ｄ／Ａ変換にかかった時間の後ト
リガ点でのSIN波発振回路１からの入力の値となる。制
御信号ＢはSINコンパレータ出力(e)をスイッチ６で出力
するような信号を出力する。制御信号Ａは、もしくは
に示す区間にトリガ点があった場合にコンパレータ出
力を反転させる。，に示す区間では、コンパレータ
の出力(e)，(f)はトリガに同期し、立ち下がりから始ま
る信号となる。これでは、立ち上がりから介すする信号
とのジッタが発生するため、反転させることによりコン
パレータの出力(e)，(f)を立ち上がりから開始する信号
としジッタを解消する。この図２の場合、に示す区間
で、SINコンパレータ出力(e)を反転させて出力するた
め、制御信号Ａ(g)はＨレベルとなる。従って、ＥＸ−
ＯＲ回路７の出力(h)は、制御信号Ａ(g)の立ち上がり以
後、SINコンパレータ出力(e)の反転出力となる。このと
き、トリガ信号(d)は、(i)に示すように、時間τ１遅れ
てディレイ回路８から出力される。従って、ＥＸ−ＯＲ
回路７の出力(h)とディレイ回路８の出力(i)とのアンド
を出力(j)として得る。
明をする。あるタイミング（図２内の丸印の部分）で立
ち上がりトリガ信号(d)が入力される場合を考える。ト
リガ信号(d)が入力されると、位相判別器３によってそ
のトリガ点での有効な発振回路の出力電圧およびが制御
信号Ａ，Ｂが出力される。具体的に説明すると、ここは
に示す［３π/4 ≦θ＜ ５π/4 ］の状態となるか
ら、SIN波発振回路１からの入力が有効となり、制御信
号Ａの出力はＨレベル、制御信号Ｂの出力はコンパレー
タ４を選択するような出力になる。従って、ＤＡＣ１４
からのスレッショルド電圧(c)は、Ａ／Ｄ変換、メモリ
１３からの読みだし、Ｄ／Ａ変換にかかった時間の後ト
リガ点でのSIN波発振回路１からの入力の値となる。制
御信号ＢはSINコンパレータ出力(e)をスイッチ６で出力
するような信号を出力する。制御信号Ａは、もしくは
に示す区間にトリガ点があった場合にコンパレータ出
力を反転させる。，に示す区間では、コンパレータ
の出力(e)，(f)はトリガに同期し、立ち下がりから始ま
る信号となる。これでは、立ち上がりから介すする信号
とのジッタが発生するため、反転させることによりコン
パレータの出力(e)，(f)を立ち上がりから開始する信号
としジッタを解消する。この図２の場合、に示す区間
で、SINコンパレータ出力(e)を反転させて出力するた
め、制御信号Ａ(g)はＨレベルとなる。従って、ＥＸ−
ＯＲ回路７の出力(h)は、制御信号Ａ(g)の立ち上がり以
後、SINコンパレータ出力(e)の反転出力となる。このと
き、トリガ信号(d)は、(i)に示すように、時間τ１遅れ
てディレイ回路８から出力される。従って、ＥＸ−ＯＲ
回路７の出力(h)とディレイ回路８の出力(i)とのアンド
を出力(j)として得る。
【００１０】このとき、トリガ信号(d)の立ち上がりか
ら出力(j)の立ち上がりまでの時間τ２は、SIN波発振回
路２からの出力のトリガ点でのレベルに対し同一のレベ
ルとなったときに出力の立ち上がりがあることから、常
に（COS波発振回路２もしくはSIN波発振回路１の位相の
どの時点にトリガ入力があろうとも）、一定となること
が理解される。
ら出力(j)の立ち上がりまでの時間τ２は、SIN波発振回
路２からの出力のトリガ点でのレベルに対し同一のレベ
ルとなったときに出力の立ち上がりがあることから、常
に（COS波発振回路２もしくはSIN波発振回路１の位相の
どの時点にトリガ入力があろうとも）、一定となること
が理解される。
【００１１】なお、τ２は必ずしも一周期でなくてのよ
いので以下のように設定を行う。位相判別器３のセトリ
ング時間によってτ２，τ１は次のように設定する。 τ１ 3/4・t0＋t0・Ｎ ≦τ１＜t0・(Ｎ＋１) τ２ t0・Ｎ （t0：発振器の周期、Ｎ：１以上の整数）このようにし
て発振器に高安定なものを用いれば、トリガに位相同期
し、かつ安定した出力信号を得る事ができる。SIN波発
振器とCOS波発振器を用いることで、コンパレータに入
力される信号の傾きは０．７０７以上になりコンパレー
タでのジッタ発生を低減することができる。また使用す
る発振器の区間の境界は厳密でなくても動作に影響はな
い。またSIN波発振器とCOS波発振器の位相差は、正確に
９０度である必要はない。ディレイ回路８を用いること
では時間τ１を設定することが可能な範囲が広いため
に、時間τ２設定が容易である。
いので以下のように設定を行う。位相判別器３のセトリ
ング時間によってτ２，τ１は次のように設定する。 τ１ 3/4・t0＋t0・Ｎ ≦τ１＜t0・(Ｎ＋１) τ２ t0・Ｎ （t0：発振器の周期、Ｎ：１以上の整数）このようにし
て発振器に高安定なものを用いれば、トリガに位相同期
し、かつ安定した出力信号を得る事ができる。SIN波発
振器とCOS波発振器を用いることで、コンパレータに入
力される信号の傾きは０．７０７以上になりコンパレー
タでのジッタ発生を低減することができる。また使用す
る発振器の区間の境界は厳密でなくても動作に影響はな
い。またSIN波発振器とCOS波発振器の位相差は、正確に
９０度である必要はない。ディレイ回路８を用いること
では時間τ１を設定することが可能な範囲が広いため
に、時間τ２設定が容易である。
【００１２】前述のように、本発明ではSIN波発振器とC
OS波発振器の２種類を切り換えて用いることにより、ト
リガ入力が０π、π/2、π、等のようなどちらかのコン
パレータ出力が不確定になる点では、どちらかコンパレ
ータ出力が確定しているものを用いることができるか
ら、確実に同一の時間τ２を得ることができる。
OS波発振器の２種類を切り換えて用いることにより、ト
リガ入力が０π、π/2、π、等のようなどちらかのコン
パレータ出力が不確定になる点では、どちらかコンパレ
ータ出力が確定しているものを用いることができるか
ら、確実に同一の時間τ２を得ることができる。
【００１３】
【発明の効果】本発明により、常に、トリガ入力に対し
一定時間で出力信号を出力するためのクロック信号発生
回路が実現される。
一定時間で出力信号を出力するためのクロック信号発生
回路が実現される。
【図１】本発明の基本的構成図である。
【図２】本発明の動作を示すタイムチャートである。
【図３】従来例の説明図である。
【図４】従来例の説明図である。
１ SIN波発振回路 ２ COS波発振回路 ３ 位相判別器 ４ コンパレータ ５ コンパレータ ６ スイッチ ７ ＥＸ−ＯＲ回路 ８ ディレイ素子 ９ ＡＮＤ回路 １１ ＡＤＣ １２ ＡＤＣ １３ メモリ １４ ＤＡＣ
Claims (1)
- 【請求項１】外部からのトリガ信号のタイミングに基づ
いてSIN波形をしたアナログ電気信号をデジタル信号に
変換する第１のアナログ／デジタル変換器と、 前記外部からのトリガ信号のタイミングに基づいてCOS
波形をしたアナログ電気信号をデジタル信号に変換する
第２のアナログ／デジタル変換器と、 前記第１のアナログ／デジタル変換器からのデジタル出
力と第２のアナログ／デジタル変換器からのデジタル出
力とを入力し、これらの値に対応した第１及び第２の制
御信号と指定すべき電圧の閾値のデジタル値を出力する
データ変換テーブルとしての機能を有するメモリと、 前記メモリから出力された閾値のデジタル値をデジタル
／アナログ変換するデジタル／アナログ変換器と、 前記SIN波形をしたアナログ電気信号と前記デジタル／
アナログ変換器からの出力を比較する第１のコンパレー
タと、 前記COS波形をしたアナログ電気信号と前記デジタル／
アナログ変換器からの出力を比較する第２のコンパレー
タと、 前記指定すべき電圧の閾値の基礎となった原波形と当該
閾値との比較結果を得るために、前記第２の制御信号に
基づいて前記第１又は第２のコンパレータの出力を選択
して出力するスイッチと、 前記スイッチからの出力と第１の制御信号との排他論理
和を出力するイクスクルーシブオア回路と、 前記外部からのトリガ信号を遅延させるためのディレイ
回路と、 前記イクスクルーシブオア回路からの出力と前記ディレ
イ回路からの出力の論理積を出力するアンド回路を設
け、トリガ信号から常に、一定の時間でクロック信号を
出力することを特徴とするクロック信号発生回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4141373A JPH05335904A (ja) | 1992-06-02 | 1992-06-02 | クロック信号発生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4141373A JPH05335904A (ja) | 1992-06-02 | 1992-06-02 | クロック信号発生回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05335904A true JPH05335904A (ja) | 1993-12-17 |
Family
ID=15290489
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4141373A Pending JPH05335904A (ja) | 1992-06-02 | 1992-06-02 | クロック信号発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05335904A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2001080478A1 (en) * | 2000-04-19 | 2001-10-25 | Fujitsu Limited | Optical clock signal distribution system in wdm network |
-
1992
- 1992-06-02 JP JP4141373A patent/JPH05335904A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2001080478A1 (en) * | 2000-04-19 | 2001-10-25 | Fujitsu Limited | Optical clock signal distribution system in wdm network |
| US7024121B2 (en) | 2000-04-19 | 2006-04-04 | Fujitsu Limited | Optical clock signal distribution system in WDM network |
| CN100361434C (zh) * | 2000-04-19 | 2008-01-09 | 富士通株式会社 | Wdm网络中的光时钟信号分布系统 |
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