JPH0556019B2 - - Google Patents
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- Publication number
- JPH0556019B2 JPH0556019B2 JP58243533A JP24353383A JPH0556019B2 JP H0556019 B2 JPH0556019 B2 JP H0556019B2 JP 58243533 A JP58243533 A JP 58243533A JP 24353383 A JP24353383 A JP 24353383A JP H0556019 B2 JPH0556019 B2 JP H0556019B2
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- layer
- vertical transistor
- collector
- high frequency
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/60—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D10/00 or H10D18/00, e.g. integration of BJTs
- H10D84/641—Combinations of only vertical BJTs
- H10D84/642—Combinations of non-inverted vertical BJTs of the same conductivity type having different characteristics, e.g. Darlington transistors
Landscapes
- Bipolar Integrated Circuits (AREA)
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は高周波特性の向上を図つた半導体装置
に関する。
に関する。
バイポーラトランジスタにあつては、電子と正
孔の易動度の大小等により、一般に同一寸法の素
子にあつてはPNP型のトランジスタに比して、
NPN型トランジスタの方が優れた高周波特性を
示す。この為、PNP型トランジスタとNPN型ト
ランジスタが混在する回路にあつては、主として
PNP型トランジスタの高周波特性により回路全
体の高周波特性が支配される。
孔の易動度の大小等により、一般に同一寸法の素
子にあつてはPNP型のトランジスタに比して、
NPN型トランジスタの方が優れた高周波特性を
示す。この為、PNP型トランジスタとNPN型ト
ランジスタが混在する回路にあつては、主として
PNP型トランジスタの高周波特性により回路全
体の高周波特性が支配される。
この為、従来より専ら、高周波特性の優れた
NPN型のトランジスタのみを用いて回路を構成
することが試みられているが、設計自由度が失わ
れ、また回路構成が複雑化する等の不具合があつ
た。そこで最近では、ラテラルPNP型トランジ
スタに比して優れた高周波特性を示すバーチカル
PNPトランジスタを用い、その寄生容量等によ
る高周波特性劣化要素をできる限り避けて、
NPNトランジスタと共に所望の回路を構成する
ことが行われている。
NPN型のトランジスタのみを用いて回路を構成
することが試みられているが、設計自由度が失わ
れ、また回路構成が複雑化する等の不具合があつ
た。そこで最近では、ラテラルPNP型トランジ
スタに比して優れた高周波特性を示すバーチカル
PNPトランジスタを用い、その寄生容量等によ
る高周波特性劣化要素をできる限り避けて、
NPNトランジスタと共に所望の回路を構成する
ことが行われている。
ところで、この種のバーチカルPNPトランジ
スタは、例えば第１図に示すようにＰ型半導体基
板１上にＮ型半導体層（Ｎ−ウエル）２を素子間
分離層として形成し、このＮ−ウエル２によつて
素子間分離された領域にＰ層３、Ｎ層４および
P+層５、N+層６、P+層７を形成して構成され
る。尚、ここで上記Ｐ層３およびP+層５はコレ
クタ、Ｎ層４およびN+層６はベース、P+層７は
エミツタとしてそれぞれ機能する。
スタは、例えば第１図に示すようにＰ型半導体基
板１上にＮ型半導体層（Ｎ−ウエル）２を素子間
分離層として形成し、このＮ−ウエル２によつて
素子間分離された領域にＰ層３、Ｎ層４および
P+層５、N+層６、P+層７を形成して構成され
る。尚、ここで上記Ｐ層３およびP+層５はコレ
クタ、Ｎ層４およびN+層６はベース、P+層７は
エミツタとしてそれぞれ機能する。
しかして、このような構造のPNPトランジス
タ（半導体装置）にあつては、通常、素子間分離
用のＮ−ウエル２を回路中の正の最大電位点に接
続してその機能を働かせるようにしている。この
為、上記Ｎ−ウエル２とＰ型半導体基板１との
間、およびＮ−ウエル２とバーチカルトランジス
タ８のコレクタであるＰ層３との間にそれぞれ寄
生ダイオード９，１０が形成され、その等価回路
が第２図に示すようになる。この結果、上記各寄
生ダイオード９，１０が有する静電容量成分が、
前記バーチカルトランジスタ８のコレクタと回路
の接地点との間に対する寄生容量として働き、そ
の高周波特性劣化の要因となつていた。
タ（半導体装置）にあつては、通常、素子間分離
用のＮ−ウエル２を回路中の正の最大電位点に接
続してその機能を働かせるようにしている。この
為、上記Ｎ−ウエル２とＰ型半導体基板１との
間、およびＮ−ウエル２とバーチカルトランジス
タ８のコレクタであるＰ層３との間にそれぞれ寄
生ダイオード９，１０が形成され、その等価回路
が第２図に示すようになる。この結果、上記各寄
生ダイオード９，１０が有する静電容量成分が、
前記バーチカルトランジスタ８のコレクタと回路
の接地点との間に対する寄生容量として働き、そ
の高周波特性劣化の要因となつていた。
本発明はこのような事情を考慮してなされたも
ので、その目的とするところは、バーチカルトラ
ンジスタの素子間分離用として形成される逆導電
性半導体層に起因する寄生容量による悪影響を抑
えて高周波特性の向上を図つた半導体装置を提供
することにある。
ので、その目的とするところは、バーチカルトラ
ンジスタの素子間分離用として形成される逆導電
性半導体層に起因する寄生容量による悪影響を抑
えて高周波特性の向上を図つた半導体装置を提供
することにある。
本発明は、一導電性半導体基板上に逆導電性半
導体層により素子間分離されたバーチカルトラン
ジスタを形成した半導体装置において、バーチカ
ルトランジスタのコレクタに入力端子が接続さ
れ、出力端子が素子間分離用の逆導電性半導体層
に接続されたエミツタ・ホロア回路とを具備した
ことを特徴とする。
導体層により素子間分離されたバーチカルトラン
ジスタを形成した半導体装置において、バーチカ
ルトランジスタのコレクタに入力端子が接続さ
れ、出力端子が素子間分離用の逆導電性半導体層
に接続されたエミツタ・ホロア回路とを具備した
ことを特徴とする。
本発明によれば、上述のエミツタ・ホロア回路
により素子間分離用の逆導電性半導体層がバーチ
カルトランジスタのコレクタと略同電位となるた
め、両者間に形成される寄生ダイオードにおける
電荷移動をほとんどなくすことができ、見掛上、
寄生ダイオードおよび該ダイオードにより生じる
寄生容量を無くして、高周波特性の向上を図るこ
とが可能となる。また、寄生ダイオードの非線形
特性による歪要因も抑えることができる。
により素子間分離用の逆導電性半導体層がバーチ
カルトランジスタのコレクタと略同電位となるた
め、両者間に形成される寄生ダイオードにおける
電荷移動をほとんどなくすことができ、見掛上、
寄生ダイオードおよび該ダイオードにより生じる
寄生容量を無くして、高周波特性の向上を図るこ
とが可能となる。また、寄生ダイオードの非線形
特性による歪要因も抑えることができる。
以下、図面を参照して本発明の実施例につき説
明する。
明する。
第３図は実施例装置の基本的な構成を示す等価
回路で、第４図はその具体的な構成例を示す図で
ある。尚、従来装置と同一部分には同一符号を付
して示してある。
回路で、第４図はその具体的な構成例を示す図で
ある。尚、従来装置と同一部分には同一符号を付
して示してある。
本装置は、基本的にはバーチカルトランジスタ
８のコレクタ電位を入力とする増幅度が１（0dB）
の増幅器１１を設け、その出力電圧をＮ−ウエル
２に印加して、その電位を上記コレクタ電位と略
同電位に保つようにしたものである。この増幅器
１１は、例えば前記バーチカルトランジスタ８を
形成してなる半導体基板１上にサブストレート
PNPトランジスタ１２を形成し、該トランジス
タ１２をエミツタ・ホロア回路として用いること
により構成される。上記サブストレートPNPト
ランジスタ１２は、その基板１にP+層１３を形
成してコレクタとし、また該基板１上にＮ層１
４、N+層１５を形成してベースとし、更に上記
Ｎ層１４上にP+層１６を形成し、これをエミツ
タとすること等によつて形成される。そして、こ
のトランジスタ１２のベースを前記バーチカルト
ランジスタ８のコレクタに電気的接続し、またエ
ミツタを前記Ｎ−ウエル２に接続し、コレクタ・
エミツタ間に所定の電圧を印加することにより、
エミツタ・ホロア回路として機能させる。
８のコレクタ電位を入力とする増幅度が１（0dB）
の増幅器１１を設け、その出力電圧をＮ−ウエル
２に印加して、その電位を上記コレクタ電位と略
同電位に保つようにしたものである。この増幅器
１１は、例えば前記バーチカルトランジスタ８を
形成してなる半導体基板１上にサブストレート
PNPトランジスタ１２を形成し、該トランジス
タ１２をエミツタ・ホロア回路として用いること
により構成される。上記サブストレートPNPト
ランジスタ１２は、その基板１にP+層１３を形
成してコレクタとし、また該基板１上にＮ層１
４、N+層１５を形成してベースとし、更に上記
Ｎ層１４上にP+層１６を形成し、これをエミツ
タとすること等によつて形成される。そして、こ
のトランジスタ１２のベースを前記バーチカルト
ランジスタ８のコレクタに電気的接続し、またエ
ミツタを前記Ｎ−ウエル２に接続し、コレクタ・
エミツタ間に所定の電圧を印加することにより、
エミツタ・ホロア回路として機能させる。
かくしてこのように構成された装置によれば、
増幅器１１の増幅度が１（0dB）に設定された場
合、Ｎ−ウエル２の電位は常にバーチカルトラン
ジスタ８のコレクタ電位に等しくなる。この為、
Ｎ−ウエル２とＰ層３との間に形成される寄生ダ
イオード１０の両端電位差は常に０（零）となり、
見掛上、ダイオード１０が存在しないものと等価
となる。したがつて、ダイオード１０の寄生容量
がバーチカルトランジスタ８に悪影響を及ぼし、
その高周波特性が劣化することがなくなる。
増幅器１１の増幅度が１（0dB）に設定された場
合、Ｎ−ウエル２の電位は常にバーチカルトラン
ジスタ８のコレクタ電位に等しくなる。この為、
Ｎ−ウエル２とＰ層３との間に形成される寄生ダ
イオード１０の両端電位差は常に０（零）となり、
見掛上、ダイオード１０が存在しないものと等価
となる。したがつて、ダイオード１０の寄生容量
がバーチカルトランジスタ８に悪影響を及ぼし、
その高周波特性が劣化することがなくなる。
また仮に、上記増幅器１１の増幅度が0.9であ
つた場合には、Ｎ−ウエル２の電位はバーチカル
トランジスタ８のコレクタ電位の90％の値に保た
れることになる。このときには、寄生ダイオード
１０の両端電位差は、上記コレクタ電位の10％の
電位に抑えられることになり、その結果、寄生ダ
イオード１０の見掛上の接合容量（寄生容量）
は、増幅器１１が存在しない場合に比して、約1/
１０に低減されることになる。従つて、Ｎ−ウエル
２の電位を、バーチカルトランジスタ８のコレク
タ電位と略同電位にするだけで、従来に比して高
周波特性の向上を図ることが可能となる。
つた場合には、Ｎ−ウエル２の電位はバーチカル
トランジスタ８のコレクタ電位の90％の値に保た
れることになる。このときには、寄生ダイオード
１０の両端電位差は、上記コレクタ電位の10％の
電位に抑えられることになり、その結果、寄生ダ
イオード１０の見掛上の接合容量（寄生容量）
は、増幅器１１が存在しない場合に比して、約1/
１０に低減されることになる。従つて、Ｎ−ウエル
２の電位を、バーチカルトランジスタ８のコレク
タ電位と略同電位にするだけで、従来に比して高
周波特性の向上を図ることが可能となる。
このように、増幅器１１の増幅度をμ（＞０）
に設定したとき、寄生ダイオード１０の容量を等
価的に（１−μ）倍に抑えることができ、上記増
幅度μを１に漸近させることによつて、上記寄生
ダイオード１０による容量成分を、実際上無視で
きる程度に小さくし、バーチカルトランジスタ８
の高周波特性の向上を図ることが可能となる。
に設定したとき、寄生ダイオード１０の容量を等
価的に（１−μ）倍に抑えることができ、上記増
幅度μを１に漸近させることによつて、上記寄生
ダイオード１０による容量成分を、実際上無視で
きる程度に小さくし、バーチカルトランジスタ８
の高周波特性の向上を図ることが可能となる。
また寄生ダイオード１０の接合容量は一般に非
線形に変化し、これが為に従来装置にあつては、
バーチカルトランジスタ８のコレクタ電位の変化
によつて歪が発生していた。然し乍ら、本装置に
よれば、上述したように接合容量自体を打消すの
で、歪発生の問題が生じることがない。これ故、
バーチカルトランジスタ８を用いて構成される回
路の歪率、ダイナミツクレンジに関する特性に関
しても極めて有利である。
線形に変化し、これが為に従来装置にあつては、
バーチカルトランジスタ８のコレクタ電位の変化
によつて歪が発生していた。然し乍ら、本装置に
よれば、上述したように接合容量自体を打消すの
で、歪発生の問題が生じることがない。これ故、
バーチカルトランジスタ８を用いて構成される回
路の歪率、ダイナミツクレンジに関する特性に関
しても極めて有利である。
尚、増幅器１１の増幅度μに関しては、その値
が１以上又は負にならない限り、ダイオード１０
が常に逆バイアス状態に保たれるので、素子間分
離について、その機能に支障を招くことがない。
が１以上又は負にならない限り、ダイオード１０
が常に逆バイアス状態に保たれるので、素子間分
離について、その機能に支障を招くことがない。
第５図ａ，ｂは、本装置を用いて構成された定
電流源回路の構成例をそれぞれ示すものであり、
先の実施例装置部分には、同一符号を付して示し
てある。これらの回路例に示されるように、バー
チカルトランジスタ８を以つて構成される電流制
御用トランジスタの高周波特性を改善することに
より、負荷RLに安定な定電流を供給することが
可能となり、その実用的利点は絶大である。
電流源回路の構成例をそれぞれ示すものであり、
先の実施例装置部分には、同一符号を付して示し
てある。これらの回路例に示されるように、バー
チカルトランジスタ８を以つて構成される電流制
御用トランジスタの高周波特性を改善することに
より、負荷RLに安定な定電流を供給することが
可能となり、その実用的利点は絶大である。
尚、本発明は上記実施例にのみ限定されるもの
ではない。ここではバーチカルPNPトランジス
タを例に説明したが、これと逆導電型のバーチカ
ルNPN型トランジスタについても、その逆性方
向が逆になるだけで同様に実施可能なことは云う
までもない。この場合、高周波特性に優れたバー
チカルNPNトランジスタの高周波特性を更に向
上させることができる。また増幅器１１として
は、トランジスタ１段のエミツタ・ホロア回路に
代えて、増幅度が１に設定された他の回路を用い
るようにしてもよい。またこの増幅器１１をバー
チカルトランジスタ８を形成した半導体基板上以
外に形成することも勿論可能である。要するに本
発明はその要旨を逸脱しない範囲で種々変形して
実施することができる。
ではない。ここではバーチカルPNPトランジス
タを例に説明したが、これと逆導電型のバーチカ
ルNPN型トランジスタについても、その逆性方
向が逆になるだけで同様に実施可能なことは云う
までもない。この場合、高周波特性に優れたバー
チカルNPNトランジスタの高周波特性を更に向
上させることができる。また増幅器１１として
は、トランジスタ１段のエミツタ・ホロア回路に
代えて、増幅度が１に設定された他の回路を用い
るようにしてもよい。またこの増幅器１１をバー
チカルトランジスタ８を形成した半導体基板上以
外に形成することも勿論可能である。要するに本
発明はその要旨を逸脱しない範囲で種々変形して
実施することができる。
第１図はバーチカルトランジスタの構造を示す
図、第２図はバーチカルトランジスタの電気的な
等価回路を示す図、第３図は本発明に係る装置の
基本構成図、第４図は実施例装置の構造を示す
図、第５図ａ，ｂは本発明の応用回路例を示す図
である。 １……半導体基板、２……Ｎ−ウエル、８……
バーチカルトランジスタ、１０……寄生ダイオー
ド、１１……増幅器、１２……サブストレートト
ランジスタ。
図、第２図はバーチカルトランジスタの電気的な
等価回路を示す図、第３図は本発明に係る装置の
基本構成図、第４図は実施例装置の構造を示す
図、第５図ａ，ｂは本発明の応用回路例を示す図
である。 １……半導体基板、２……Ｎ−ウエル、８……
バーチカルトランジスタ、１０……寄生ダイオー
ド、１１……増幅器、１２……サブストレートト
ランジスタ。
Claims (1)
- 【特許請求の範囲】 １ 一導電性半導体基板上に形成された素子間分
離用の逆導電性半導体層と、 前記半導体基板の前記素子間分離用の逆導電性
半導体層上の領域に形成されたバーチカルトラン
ジスタと、 このバーチカルトランジスタのコレクタに入力
端子が接続され、出力端子が前記素子間分離用の
逆導電性半導体層に接続されたエミツタ・ホロア
回路 とを具備したことを特徴とする半導体装置。 ２ 前記エミツタ・ホロア回路は、前記半導体基
板上に形成されたサブストレートトランジスタに
より構成されるものであることを特徴とする特許
請求の範囲第１項記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58243533A JPS60136249A (ja) | 1983-12-23 | 1983-12-23 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58243533A JPS60136249A (ja) | 1983-12-23 | 1983-12-23 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60136249A JPS60136249A (ja) | 1985-07-19 |
| JPH0556019B2 true JPH0556019B2 (ja) | 1993-08-18 |
Family
ID=17105304
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58243533A Granted JPS60136249A (ja) | 1983-12-23 | 1983-12-23 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60136249A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| IT1186377B (it) * | 1985-11-20 | 1987-11-26 | Sgs Microelettronica Spa | Dispositivo per minimizzare le capacita' parassite di giunzione di un transistor pnp verticale a collettore isolato |
| IT1190074B (it) * | 1986-02-28 | 1988-02-10 | Sgs Microelettronica Spa | Amplificatore a banda larga comprendente un dispositivo circuitale per migliorare la risposta in frequenza |
-
1983
- 1983-12-23 JP JP58243533A patent/JPS60136249A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60136249A (ja) | 1985-07-19 |
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