JPH0556404A - デジタル映像信号のパラレルシリアル変換回路 - Google Patents
デジタル映像信号のパラレルシリアル変換回路Info
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- JPH0556404A JPH0556404A JP23896291A JP23896291A JPH0556404A JP H0556404 A JPH0556404 A JP H0556404A JP 23896291 A JP23896291 A JP 23896291A JP 23896291 A JP23896291 A JP 23896291A JP H0556404 A JPH0556404 A JP H0556404A
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- 238000006243 chemical reaction Methods 0.000 title claims abstract description 28
- 230000015654 memory Effects 0.000 claims abstract description 24
- 238000010586 diagram Methods 0.000 description 7
- 230000001360 synchronised effect Effects 0.000 description 3
- 238000003384 imaging method Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 238000013139 quantization Methods 0.000 description 1
Landscapes
- Television Systems (AREA)
Abstract
(57)【要約】
【目的】 １つの信号線に与えるデータのビット数に依
存せずデータのビット長分のセレクト回路によりパラレ
ルシリアルデータ変換が可能で、モノリシックＩＣ化に
適したデジタル映像信号のパラレルシリアル変換回路を
提供する。 【構成】 １線当たりＮビットで構成されるデジタル映
像信号を複数線で入力し、Ｍ個のメモリーに一時記憶さ
せたのち、テレビ信号にデータ変換するパラレルシリア
ル変換回路を、Ｍ個の入力から１個を選択するセレクタ
18と、１つのレジスタ21と、Ｍ以上を計数できる１つの
カウンタ19により構成されるセレクト回路をＮ個組み合
わせて構成する。
存せずデータのビット長分のセレクト回路によりパラレ
ルシリアルデータ変換が可能で、モノリシックＩＣ化に
適したデジタル映像信号のパラレルシリアル変換回路を
提供する。 【構成】 １線当たりＮビットで構成されるデジタル映
像信号を複数線で入力し、Ｍ個のメモリーに一時記憶さ
せたのち、テレビ信号にデータ変換するパラレルシリア
ル変換回路を、Ｍ個の入力から１個を選択するセレクタ
18と、１つのレジスタ21と、Ｍ以上を計数できる１つの
カウンタ19により構成されるセレクト回路をＮ個組み合
わせて構成する。
Description
【０００１】
【産業上の利用分野】この発明は、デジタル映像信号処
理回路に関し、特にメモリー等の記憶素子に一時データ
を複数個記憶した後に、１つずつデータを選択するデジ
タル映像信号のパラレルシリアル変換回路に関する。
理回路に関し、特にメモリー等の記憶素子に一時データ
を複数個記憶した後に、１つずつデータを選択するデジ
タル映像信号のパラレルシリアル変換回路に関する。
【０００２】
【従来の技術】従来、ＮＴＳＣ方式に代表されるテレビ
信号においては、１枚の画像は１／30秒で構成される。
近年、固体撮像素子を用いて１枚の画像を高速に読み出
すことが可能となり、１秒間に500 枚相当の画像が読み
出せるようになっている。
信号においては、１枚の画像は１／30秒で構成される。
近年、固体撮像素子を用いて１枚の画像を高速に読み出
すことが可能となり、１秒間に500 枚相当の画像が読み
出せるようになっている。
【０００３】このような高速度撮影時には、例えば図８
に示すように、固体撮像素子の読み出し信号線を複線化
し、且つ読み出しクロックを高速にする方式が利用され
る。図８に示した構成例では、垂直走査回路102 から出
力される垂直走査パルスにより、イメージャ画素101 の
１行ずつラインが選択され、水平走査回路103 から出力
される水平走査パルスにより４行のラインが選択される
ように構成されている。したがって垂直走査回路102 及
び水平走査回路103 により選択されたデータが、画素選
択スイッチ104 により４線信号Ｓ１，Ｓ２，Ｓ３，Ｓ４
として出力されるようになっている。例えば、水平走査
パルスをＮＴＳＣ方式の走査パルスの２倍とした場合、
ＮＴＳＣ方式の８倍の高速度撮影が可能となる。
に示すように、固体撮像素子の読み出し信号線を複線化
し、且つ読み出しクロックを高速にする方式が利用され
る。図８に示した構成例では、垂直走査回路102 から出
力される垂直走査パルスにより、イメージャ画素101 の
１行ずつラインが選択され、水平走査回路103 から出力
される水平走査パルスにより４行のラインが選択される
ように構成されている。したがって垂直走査回路102 及
び水平走査回路103 により選択されたデータが、画素選
択スイッチ104 により４線信号Ｓ１，Ｓ２，Ｓ３，Ｓ４
として出力されるようになっている。例えば、水平走査
パルスをＮＴＳＣ方式の走査パルスの２倍とした場合、
ＮＴＳＣ方式の８倍の高速度撮影が可能となる。
【０００４】このように撮影された画像信号は、そのま
ま一般のモニターテレビに表示することはできないの
で、一時メモリー等に記憶したのち、ＮＴＳＣ等のテレ
ビ信号レートに変換して表示しなければならない。この
ためＤＲＡＭ等の固体メモリーを使用して処理する場合
においては、ＤＲＡＭ記憶のためのサイクルタイムが約
６MHz 程度であるのに対し、固体撮像素子の水平走査パ
ルスは、上記構成例の場合には20MHz 相当のため、水平
走査パルス４回分のパラレル変換が必要であり、且つ読
み出し信号線が４本のため、１度に16画素分のデータを
メモリに記憶することとなる。したがって１つの読み出
し信号線に対し８ビットの量子化をした場合、128 ビッ
トの書き込みが必要となる。
ま一般のモニターテレビに表示することはできないの
で、一時メモリー等に記憶したのち、ＮＴＳＣ等のテレ
ビ信号レートに変換して表示しなければならない。この
ためＤＲＡＭ等の固体メモリーを使用して処理する場合
においては、ＤＲＡＭ記憶のためのサイクルタイムが約
６MHz 程度であるのに対し、固体撮像素子の水平走査パ
ルスは、上記構成例の場合には20MHz 相当のため、水平
走査パルス４回分のパラレル変換が必要であり、且つ読
み出し信号線が４本のため、１度に16画素分のデータを
メモリに記憶することとなる。したがって１つの読み出
し信号線に対し８ビットの量子化をした場合、128 ビッ
トの書き込みが必要となる。
【０００５】
【発明が解決しようとする課題】ところで、このような
態様でメモリへの記憶が終了し、ＮＴＳＣ方式として再
生する場合には、128 ビットから８ビット選択するパラ
レルシリアル変換回路が必要となる。これを実現する回
路は、128 個のフリップフロップと、16 to 1 セレクタ
８個により簡単に構成できるが、この回路をモノリシッ
クＩＣ化する場合には、入出力信号線が多くなり、あま
り適したものではない。
態様でメモリへの記憶が終了し、ＮＴＳＣ方式として再
生する場合には、128 ビットから８ビット選択するパラ
レルシリアル変換回路が必要となる。これを実現する回
路は、128 個のフリップフロップと、16 to 1 セレクタ
８個により簡単に構成できるが、この回路をモノリシッ
クＩＣ化する場合には、入出力信号線が多くなり、あま
り適したものではない。
【０００６】更に固体撮像素子の複線化が進み、且つ水
平パルスクロックが更に上がり、より高速な撮影を行う
場合には、その入力信号線が２倍，４倍と増加し、モノ
リシックＩＣ化は非現実的となる。更にこれ以外にも、
１つの信号線に与えられるビット数を８ビットから10ビ
ットへと変更した場合には、８ビット用に設定した変換
回路は利用できず、再設計しなければならないという欠
点がある。
平パルスクロックが更に上がり、より高速な撮影を行う
場合には、その入力信号線が２倍，４倍と増加し、モノ
リシックＩＣ化は非現実的となる。更にこれ以外にも、
１つの信号線に与えられるビット数を８ビットから10ビ
ットへと変更した場合には、８ビット用に設定した変換
回路は利用できず、再設計しなければならないという欠
点がある。
【０００７】本発明は、従来のデジタル映像信号のパラ
レルシリアル変換回路における上記問題点を解消するた
めになされたもので、１つの信号線に与えるビット数に
依存せず、モノリシックＩＣ化に適したパラレルシリア
ル変換回路を提供することを目的とする。
レルシリアル変換回路における上記問題点を解消するた
めになされたもので、１つの信号線に与えるビット数に
依存せず、モノリシックＩＣ化に適したパラレルシリア
ル変換回路を提供することを目的とする。
【０００８】
【課題を解決するための手段及び作用】上記問題点を解
決するため、本発明は、１線当たりＮビットで構成され
るデジタル映像信号を複数線で入力し、該デジタル映像
信号をＭ個のメモリーに一時記憶させたのち、ＮＴＳＣ
方式等のテレビ信号にデータ変換するパラレルシリアル
変換回路を、少なくともＭ個の入力から１個を選択する
セレクタと、１つのレジスタと、Ｍ以上を計数できる１
つのカウンタにより構成されるセレクト回路をＮ個組み
合わせて構成するものである。
決するため、本発明は、１線当たりＮビットで構成され
るデジタル映像信号を複数線で入力し、該デジタル映像
信号をＭ個のメモリーに一時記憶させたのち、ＮＴＳＣ
方式等のテレビ信号にデータ変換するパラレルシリアル
変換回路を、少なくともＭ個の入力から１個を選択する
セレクタと、１つのレジスタと、Ｍ以上を計数できる１
つのカウンタにより構成されるセレクト回路をＮ個組み
合わせて構成するものである。
【０００９】このように構成したパラレルシリアル変換
回路においては、セレクト回路の入力線数はＭ本、出力
線数は１本となり、モノリシック化が可能となるばかり
でなく、１つの信号線のビット数に依存しないパラレル
シリアル変換回路を実現することができる。
回路においては、セレクト回路の入力線数はＭ本、出力
線数は１本となり、モノリシック化が可能となるばかり
でなく、１つの信号線のビット数に依存しないパラレル
シリアル変換回路を実現することができる。
【００１０】
【実施例】次に実施例について説明する。図１は、本発
明に係るデジタル映像信号のパラレルシリアル変換回路
の基本構成を示すブロック図である。図において、１-
1，１-2，・・・ １-MはＭ個のメモリーで、データ入力端
子３より入力されるデジタル映像信号を記録するもので
あり、２-1，２-2，・・・ ２-Nは、前記Ｍ個のメモリーに
記録されたデータからＮビットのテレビ信号データを再
生するためのＮ個のセレクト回路で、各セレクト回路に
は、それぞれデータ出力端子４-1，４-2，・・・４-Nが接
続されている。各セレクト回路２-1，２-2，・・・ ２-N
は、Ｍ個の入力信号から１つの信号を選択するセレクタ
と、Ｍ以上を計数可能なカウンタと、初期化時にセット
又はリセットの選択可能なレジスタにより構成されてい
る。そして１つの信号線のデータをＮビットとし、１つ
のメモリーは１ワードＮビットで構成されている。通常
このようなメモリ構成とした場合、入力端子はＮ×Ｍ本
の入力となり、同様にメモリーから出力される出力デー
タ線数もＮ×Ｍ本となるが、セレクト回路を本発明のよ
うに構成することにより、セレクト回路の入力線数、す
なわちメモリーから出力される出力データ線数はＭ本、
セレクト回路の出力線数は１本となり、モノリシック化
が可能となる。
明に係るデジタル映像信号のパラレルシリアル変換回路
の基本構成を示すブロック図である。図において、１-
1，１-2，・・・ １-MはＭ個のメモリーで、データ入力端
子３より入力されるデジタル映像信号を記録するもので
あり、２-1，２-2，・・・ ２-Nは、前記Ｍ個のメモリーに
記録されたデータからＮビットのテレビ信号データを再
生するためのＮ個のセレクト回路で、各セレクト回路に
は、それぞれデータ出力端子４-1，４-2，・・・４-Nが接
続されている。各セレクト回路２-1，２-2，・・・ ２-N
は、Ｍ個の入力信号から１つの信号を選択するセレクタ
と、Ｍ以上を計数可能なカウンタと、初期化時にセット
又はリセットの選択可能なレジスタにより構成されてい
る。そして１つの信号線のデータをＮビットとし、１つ
のメモリーは１ワードＮビットで構成されている。通常
このようなメモリ構成とした場合、入力端子はＮ×Ｍ本
の入力となり、同様にメモリーから出力される出力デー
タ線数もＮ×Ｍ本となるが、セレクト回路を本発明のよ
うに構成することにより、セレクト回路の入力線数、す
なわちメモリーから出力される出力データ線数はＭ本、
セレクト回路の出力線数は１本となり、モノリシック化
が可能となる。
【００１１】次にセレクト回路について詳細に説明す
る。図２は、セレクト回路の構成例を示すブロック図で
あり、11はＭ個のメモリーより出力されるＭビットのデ
ータData-IN をＭビット to 1 ビットセレクタ18へ入力
するためのデータ入力端子、12は同期クリアー式カウン
タ19へリセット信号Reset-INを入力するためのリセット
入力端子、13はデータリードクロックRead-CK を前記カ
ウンタ19及びレジスタ21へ入力するためのデータリード
クロック入力端子、14はレジスタ21へレジスタデータR-
INを入力するためのレジスタデータ入力端子、15はレジ
スタ21を初期化するための初期化信号INITIAL の入力端
子、16は前記Ｍビット to 1 ビットセレクタ18の出力Da
ta-OUTの出力端子、17はレジスタ21のデータ出力R-OUT
の出力端子、20はカウンタ19の出力データをデコード
し、セレクタ18へデータを与えるためのデコーダであ
る。
る。図２は、セレクト回路の構成例を示すブロック図で
あり、11はＭ個のメモリーより出力されるＭビットのデ
ータData-IN をＭビット to 1 ビットセレクタ18へ入力
するためのデータ入力端子、12は同期クリアー式カウン
タ19へリセット信号Reset-INを入力するためのリセット
入力端子、13はデータリードクロックRead-CK を前記カ
ウンタ19及びレジスタ21へ入力するためのデータリード
クロック入力端子、14はレジスタ21へレジスタデータR-
INを入力するためのレジスタデータ入力端子、15はレジ
スタ21を初期化するための初期化信号INITIAL の入力端
子、16は前記Ｍビット to 1 ビットセレクタ18の出力Da
ta-OUTの出力端子、17はレジスタ21のデータ出力R-OUT
の出力端子、20はカウンタ19の出力データをデコード
し、セレクタ18へデータを与えるためのデコーダであ
る。
【００１２】次に上記のように構成されたセレクト回路
の動作を、図３のタイミングチャートを参照しながら説
明する。なお回路動作の説明上、入力信号及び出力信号
のレベルを仮に“Ｈ”，“Ｌ”とする。まずセレクタ1
8，カウンタ19，デコーダ20の動作を説明する。カウン
タ19へはデータリードクロックRead-CK を入力し、その
数を計数する。このカウンタ19は、74シリーズ標準ＩＣ
“162, 163”に代表される同期クリアー式のバイナリー
カウンタであり、図３のタイミングチャートに示すよう
に動作する。カウンタ19の出力はデコーダ20によりデコ
ードされ、セレクタ18へ入力される。この際、カウンタ
19の出力が“０”のとき、デコーダ20は、セレクタ18が
Ｍビットのデータの内の１つ、仮にＭビットのデータを
Data-IN １〜Data-IN Ｍとした場合、Data-IN １が選択
されるようにする。続いて次のデータリードクロックに
よりカウンタ19の出力が“１”となったとき、Data-IN
２が選択され、以下同様にして、Data-IN Ｍが選択され
るように構成する。
の動作を、図３のタイミングチャートを参照しながら説
明する。なお回路動作の説明上、入力信号及び出力信号
のレベルを仮に“Ｈ”，“Ｌ”とする。まずセレクタ1
8，カウンタ19，デコーダ20の動作を説明する。カウン
タ19へはデータリードクロックRead-CK を入力し、その
数を計数する。このカウンタ19は、74シリーズ標準ＩＣ
“162, 163”に代表される同期クリアー式のバイナリー
カウンタであり、図３のタイミングチャートに示すよう
に動作する。カウンタ19の出力はデコーダ20によりデコ
ードされ、セレクタ18へ入力される。この際、カウンタ
19の出力が“０”のとき、デコーダ20は、セレクタ18が
Ｍビットのデータの内の１つ、仮にＭビットのデータを
Data-IN １〜Data-IN Ｍとした場合、Data-IN １が選択
されるようにする。続いて次のデータリードクロックに
よりカウンタ19の出力が“１”となったとき、Data-IN
２が選択され、以下同様にして、Data-IN Ｍが選択され
るように構成する。
【００１３】レジスタ21は、図４に示すように、Ｄタイ
プフリップフロップで実現されるレジスタである。すな
わち、セット，リセット付きＤタイプフリップフロップ
31と２つのＮＡＮＤ素子32, 33とＮＯＴ素子34とで構成
され、端子35より入力される入力信号MODEにより、図５
のタイミングチャートに示すように、電源投入時又はシ
ステムリセット時に入力端子５から入力される初期化信
号INITIAL により、セット又はリセットされるように構
成されている。
プフリップフロップで実現されるレジスタである。すな
わち、セット，リセット付きＤタイプフリップフロップ
31と２つのＮＡＮＤ素子32, 33とＮＯＴ素子34とで構成
され、端子35より入力される入力信号MODEにより、図５
のタイミングチャートに示すように、電源投入時又はシ
ステムリセット時に入力端子５から入力される初期化信
号INITIAL により、セット又はリセットされるように構
成されている。
【００１４】このような構成のセレクト回路を用いて構
成した、Ｍ個のメモリーに記録されたデシタル映像デー
タをパラレルシリアル変換する回路を図６に示す。Ｎ個
で構成するセレクト回路を２-1，２-2，・・・ ２-Nのうち
第１番目のセレクト回路２-1のMODE入力端子を電源ＶDD
に固定し、初期化入力端子５から印加される初期化信号
INITIAL によってレジスタをセットし、他のセレクト回
路２-2，・・・ ２-Nはリセットされるように設定する。ま
た各セレクト回路のレジスタ21の入力端子14及び出力端
子17は、Ｎ個のシフトレジスタ構成となるように、図示
のように接続し、第Ｎ番目のセレクト回路２-Nのレジス
タ出力R-OUT を、第１番目のセレクト回路２-1のレジス
タの入力R-INとなるように接続し、且つ各セレクト回路
のカウンタリセット端子12へ接続する。またＮ番目のセ
レクト回路２-Nのレジスタ出力R-OUT は、メモリーのリ
ード制御クロックMEM-CKとして利用するように構成され
ている。そしてセレクト回路のデータ入力信号は、各メ
モリの第１ビット目のデータをセレクト回路２-1に、第
２ビット目をセレクト回路２-2へというように接続す
る。
成した、Ｍ個のメモリーに記録されたデシタル映像デー
タをパラレルシリアル変換する回路を図６に示す。Ｎ個
で構成するセレクト回路を２-1，２-2，・・・ ２-Nのうち
第１番目のセレクト回路２-1のMODE入力端子を電源ＶDD
に固定し、初期化入力端子５から印加される初期化信号
INITIAL によってレジスタをセットし、他のセレクト回
路２-2，・・・ ２-Nはリセットされるように設定する。ま
た各セレクト回路のレジスタ21の入力端子14及び出力端
子17は、Ｎ個のシフトレジスタ構成となるように、図示
のように接続し、第Ｎ番目のセレクト回路２-Nのレジス
タ出力R-OUT を、第１番目のセレクト回路２-1のレジス
タの入力R-INとなるように接続し、且つ各セレクト回路
のカウンタリセット端子12へ接続する。またＮ番目のセ
レクト回路２-Nのレジスタ出力R-OUT は、メモリーのリ
ード制御クロックMEM-CKとして利用するように構成され
ている。そしてセレクト回路のデータ入力信号は、各メ
モリの第１ビット目のデータをセレクト回路２-1に、第
２ビット目をセレクト回路２-2へというように接続す
る。
【００１５】次にこのように構成されたパラレルシリア
ル変換回路の動作を、図７のタイミングチャートを参照
しながら説明する。まず初期化信号INITIAL により、第
１番目のセレクト回路２-1内のレジスタのみ“Ｈ”とな
り、他は全て“Ｌ”となる。この後データリードクロッ
クRead-CK を入力すると、Ｎクロック目に第Ｎ番目のセ
レクト回路２-Nのレジスタ出力が“Ｈ”となり、レジス
タ出力端子17は“Ｌ”から“Ｈ”に変化する。この時、
同時にメモリーリード制御クロックMEM-CKが“Ｈ”とな
り、第１番目のＭ×Ｎビットのデータが出力される。続
いてデータリードクロックRead-CK が入力されると、各
セレクト回路のカウンタは“０”となり、各セレクト回
路へ入力されたデータ（Data-IN ）1 ，（Data-IN
）2 ，・・・ （Data-IN ）n の１番目が選択され、Ｎビ
ットのデータＤ１，Ｄ２，・・・Ｄｎが得られる。以降、
データリードクロックRead-CK により、データ（Data-I
N ）1 ，（Data-IN ）2 ，・・・ （Data-IN ）n の２番
目，３番目，・・・ Ｍ番目が出力され、Ｍ個のメモリから
ｎ番目のＭ×Ｎビットのデータが出力され、以後同様な
処理が行われる。
ル変換回路の動作を、図７のタイミングチャートを参照
しながら説明する。まず初期化信号INITIAL により、第
１番目のセレクト回路２-1内のレジスタのみ“Ｈ”とな
り、他は全て“Ｌ”となる。この後データリードクロッ
クRead-CK を入力すると、Ｎクロック目に第Ｎ番目のセ
レクト回路２-Nのレジスタ出力が“Ｈ”となり、レジス
タ出力端子17は“Ｌ”から“Ｈ”に変化する。この時、
同時にメモリーリード制御クロックMEM-CKが“Ｈ”とな
り、第１番目のＭ×Ｎビットのデータが出力される。続
いてデータリードクロックRead-CK が入力されると、各
セレクト回路のカウンタは“０”となり、各セレクト回
路へ入力されたデータ（Data-IN ）1 ，（Data-IN
）2 ，・・・ （Data-IN ）n の１番目が選択され、Ｎビ
ットのデータＤ１，Ｄ２，・・・Ｄｎが得られる。以降、
データリードクロックRead-CK により、データ（Data-I
N ）1 ，（Data-IN ）2 ，・・・ （Data-IN ）n の２番
目，３番目，・・・ Ｍ番目が出力され、Ｍ個のメモリから
ｎ番目のＭ×Ｎビットのデータが出力され、以後同様な
処理が行われる。
【００１６】なお説明を簡単にするため、上記実施例で
は、Ｍ個のメモリに対して、セレクト回路へのデータ入
力信号線数をＭ本として説明を行ったが、Ｍ本以上の入
力信号線数としてセレクト回路を構成しても、同様の処
理を行うことができる。
は、Ｍ個のメモリに対して、セレクト回路へのデータ入
力信号線数をＭ本として説明を行ったが、Ｍ本以上の入
力信号線数としてセレクト回路を構成しても、同様の処
理を行うことができる。
【００１７】
【発明の効果】以上実施例に基づいて説明したように、
本発明によれば、デジタル映像データのビット数に依存
せず、データのビット長分のセレクト回路数によりパラ
レルシリアルデータ変換が可能となり、モノリシックＩ
Ｃ化に適したパラレルシリアル変換回路を実現すること
ができる。また本発明に係るセレクト回路により、デー
タ一時記憶するメモリーのリード制御も可能であり、簡
単な構成でデジタル映像信号の処理システムを構成する
ことができる。
本発明によれば、デジタル映像データのビット数に依存
せず、データのビット長分のセレクト回路数によりパラ
レルシリアルデータ変換が可能となり、モノリシックＩ
Ｃ化に適したパラレルシリアル変換回路を実現すること
ができる。また本発明に係るセレクト回路により、デー
タ一時記憶するメモリーのリード制御も可能であり、簡
単な構成でデジタル映像信号の処理システムを構成する
ことができる。
【図１】本発明に係るデジタル映像信号のパラレルシリ
アル変換回路の基本構成を示すブロック構成図である。
アル変換回路の基本構成を示すブロック構成図である。
【図２】図１のセレクト回路の構成例を示すブロック構
成図である。
成図である。
【図３】図２に示したセレクト回路の動作を説明するた
めのタイミングチャートである。
めのタイミングチャートである。
【図４】図２のレジスタの構成例を示す回路構成図であ
る。
る。
【図５】図４に示したレジスタの動作を説明するための
タイミングチャートである。
タイミングチャートである。
【図６】図２に示したセレクト回路を用いて構成したパ
ラレルシリアルデータ変換回路の構成を示すブロック構
成図である。
ラレルシリアルデータ変換回路の構成を示すブロック構
成図である。
【図７】図６に示したパラレルシリアルデータ変換回路
の動作を説明するためのタイミングチャートである。
の動作を説明するためのタイミングチャートである。
【図８】従来の高速読み出し固体撮像素子の構成例を示
す図である。
す図である。
１-1，１-2，・・・ １-M メモリー ２-1，２-2，・・・ ２-N セレクト回路 ３ データ入力端子 ４ データ出力端子 18 Ｍビット to 1 ビットセレクタ 19 同期クリアー式カウンタ 20 デコーダ 21 レジスタ
Claims (4)
- 【請求項１】 １線当たりＮビットで構成されるデジタ
ル映像信号を複数線で入力し、該デジタル映像信号をＭ
個のメモリーに一時記憶させたのち、ＮＴＳＣ方式等の
テレビ信号にデータ変換するパラレルシリアル変換回路
において、少なくともＭ個の入力から１個を選択するセ
レクタと、１つのレジスタと、Ｍ以上を計数できる１つ
のカウンタにより構成されるセレクト回路をＮ個組み合
わせて構成したことを特徴とするデジタル映像信号のパ
ラレルシリアル変換回路。 - 【請求項２】 前記セレクト回路内のレジスタは、初期
化時にセット又はリセットのいずれかを選択できるよう
に構成し、Ｎ個組み合わされたセレクト回路の各レジス
タは、Ｎ個のシフトレジスタを構成するように接続され
ていることを特徴とする請求項１記載のデジタル映像信
号のパラレルシリアル変換回路。 - 【請求項３】 前記Ｎ個組み合わせのセレクト回路によ
り構成されるＮ個のシフトレジスタにおいて、Ｎ番目の
レジスタの出力は、１番目のレジスタに入力されると共
にＭ以上を計数するカウンタのリセット信号として用い
られるように構成されていることを特徴とする請求項２
記載のデジタル映像信号のパラレルシリアル変換回路。 - 【請求項４】 前記Ｎ個組み合わせのセレクト回路によ
り構成されるＮ個のシフトレジスタにおいて、Ｎ番目の
レジスタの出力をＭ個のメモリーのリード制御用クロッ
クとして利用するように構成されていることを特徴とす
る請求項２又は３記載のデジタル映像信号のパラレルシ
リアル変換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23896291A JPH0556404A (ja) | 1991-08-27 | 1991-08-27 | デジタル映像信号のパラレルシリアル変換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23896291A JPH0556404A (ja) | 1991-08-27 | 1991-08-27 | デジタル映像信号のパラレルシリアル変換回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0556404A true JPH0556404A (ja) | 1993-03-05 |
Family
ID=17037888
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23896291A Withdrawn JPH0556404A (ja) | 1991-08-27 | 1991-08-27 | デジタル映像信号のパラレルシリアル変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0556404A (ja) |
-
1991
- 1991-08-27 JP JP23896291A patent/JPH0556404A/ja not_active Withdrawn
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
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