JPH0556597B2 - - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はデユアルポートメモリセルを使用した
デジタル遅延線として使用する半導体集積回路に
関し、特に、外部から加えるリセツト信号の間隔
（長さ）に応じてデイレイ長を可変にすることが
できる遅延線として使用する半導体集積回路に関
する。

〔従来の技術〕

デジタルテレビ等においてはライン単位の処理
を行なうため１ライン分（910ビツト）の遅延線
が用いられる。このような遅延線を集積回路で作
る場合は、二次元状に配置されたデユアルポート
メモリセルアレイを記憶要素とし、その記憶（書
込み／読出し）順序が一定になるように制御し、
かつリセツト信号により書込み番地が読出し番地
より所定値（例えば910ビツト）だけ先行する位
置にイニシヤライズするような構成にし、リセツ
ト後外部クロツクに同期して、ライト／リードを
行なえば読出し番地はイニシヤライズ後910サイ
クルたつてから、最初のライト番地に一致し、そ
の後クロツクに同期して常に910ビツト遅延した
データが読出せるので910ビツトのデイレイ長を
持つたデジタル遅延線として使用できる。

〔発明が解決しようとする問題点〕

しかしながらこの構成では、リセツトによるラ
イトとリードのイニシヤライズ番地により遅延数
が固定してしまうので、任意のデイレイ長、例え
ば910ビツト以外のデイレイ長で使いたい場合に
は不便を生じる。

〔問題点を解決するための手段〕 本発明の半導体集積回路は、二次元状に配置さ
れたデユアルポートメモリセルアレイと、該メモ
リセルアレイに書込みを行なうため、そのメモリ
セルを一定の順序で選択するように構成した書込
み行及び列選択回路と、該メモリセルから読出し
を行なうためメモリセルを書込みと同じ順序で選
択するように構成した読出し行及び列選択回路
と、外部書込みクロツクに同期して該メモリセル
にデータを書込む手段と、外部読出しクロツクに
同期して該メモリセルからデータを読出す手段
と、外部リセツト信号により書込み番地と読出し
番地を互いに異なる所定値にイニシヤライズする
手段を備えた半導体集積回路において、該書込み
手段は、データ入力部とライトデータバス間に外
部書込みクロツクに同期して駆動されるデイレイ
回路を含み、その遅延の大きさは、リセツト後初
めて入力した有効ライトデータが、該リセツト信
号によりイニシヤライズされた読出し番地にちよ
うど書込まれるだけの大きさに設定したことを特
徴とする。

〔実施例〕

第１図は本発明の一実施例を示すブロツク図で
ある。コントロール回路１は外部から印加される
リセツト信号RST、書込み用クロツクWCK、読
出し用クロツクRCK、（WCK，RCKは共通でも
良い。）を入力し、内部制御信号RCK′，WCK′，
RCK′を出力する。入力バツフア２は入力データ
Dinの増幅などを行なう。例選択用のライトアド
レスポインタ３および行選択用のライトアドレス
ポインタ４はそれぞれリングカウンタにより構成
される。列選択用のリードアドレスポインタおよ
び行選択用のリードアドレスポインタはカウンタ
により構成される。７は行、列２次元状に配置さ
れたデユアルポートセルアレイである。８は読出
しデータを増幅するためのセンスアンプで、９は
その出力を出力データDoutとして出力する出力
バツフアである。デイレイ回路１０は入力バツフ
ア２とライトデータバスを接続し、信号WCK′に
より駆動される。外部からリセツト信号RSTを
加えることにより、例えば、ライトアドレスはラ
イトリセツトアドレス１１に、リードアドレスは
リードリセツトアドレス１２に、それぞれイニシ
ヤライズされる。

デイレイ回路１０のデイレイ長はライトリセツ
トアドレス１１がリードリセツトアドレス１２に
追いつくに必要なサイクル数（すなわち番地差）
に応じた長さに設定されている。

列選択用のライトアドレスポインタ３は、デイ
レイ回路１０の出力、すなわちライトデータバス
上のデータを信号WCK′に同期して一定の順序で
デユアルポートセルアレイ７に書込むために、デ
ータバスとセルアレイ７内のビツト線を接続する
スイツチ素子の活性化信号を発生する。列選択用
のライトアドレスポインタ３はリングカウンタよ
り構成されているので活性化信号の出力位置が列
の最終まで達すると最初に戻り同じ動作を繰り返
す。行選択用のライトアドレスポインタ４は、駆
動クロツクに同期してセルアレイ７内の書込み行
線を一定の順序で選択する。この駆動クロツクと
しては、列選択用のライトアドレスポインタ３に
よる選択位置が最終列から最初列に戻るときに生
じる内部発生パルス信号が用いられる。行選択用
ライトアドレスポインタ４もリングカウンタより
構成されるので、その選択位置が行の最終まで達
すると最初に戻り同じ動作を繰り返す。これによ
り二次元状に配置されたデユアルポートセルアレ
イ７を書込み用クロツクWCKに同期して最初の
行及び列（セルアレイ７の左上）から最終の行及
び列（第１図のセルアレイ７の右下）までの書込
みを繰り返してエンドレスに行なうことができ
る。

リードアドレスポインタ５，６もライトの場合
と同様に構成されている。駆動クロツクとしては
列が信号RCK′、行が列選択用のリードアドレス
ポインタ５から発生する内部発生パルス信号が用
いられる。デユアルポートセルアレイ７からの読
出しデータを信号RCK′に同期して一定の順序で
読出すために、列選択リードアドレスポインタ５
の出力は、セルアレイ内のビツト線とリードデー
タバス（すなわちセンスアンプ８の入力部）とを
接続するスイツチ素子の活性化信号として使われ
る。行選択用のリードアドレスポインタ６の出力
はメモリセル内のリードの行線に接続される。書
込みと読出しは同じ選択順序となるように各ライ
トアドレスポインタ３，４およびリードアドレス
ポインタ５，６が構成される。デイレイ回路１０
は入力と出力は分離されたシフトレジスタで構成
される。またその駆動クロツクとしては信号
WCK′が用いられる。

アドレスポインタ３〜６には信号RST′が入力
しており、この信号によりライト／リードはそれ
ぞれ別の固定番地にイニシヤライズ（リセツト）
される。このときリードのリセツト番地はライト
のリセツト番地より、デイレイ回路１０のデイレ
イ長に対応した番地分だけ先行した位置に設定さ
れる。すなわち書込みを行なう際、入力データ
Dinはデイレイ回路１０のために、すぐにはメモ
リセルにライトされないデイレイ回路１０に設定
されている遅延後メモリセルにライトされる。こ
の際、デイレイ回路１０と列選択用のライトアド
レスポインタ３は同じ信号WCK′で駆動されるた
め、データがデイレイ回路１０内を遅延する際に
ライト番地も移動する。従つてリセツト（すなわ
ちライトアドレス／リードアドレスが所定番地に
イニシヤライズされる。）後、初めて入力する有
効ライトデータが遅延回路１０を経てライトデー
タバスに達し、メモリセルに書込まれるときの番
地が、ちようどリードのリセツト（イニシヤライ
ズ）された番地を一致するようにライト／リード
のリセツト番地もしくは、デイレイ回路１０のデ
イレイ長を調整する。

次に、このように構成された半導体メモリの動
作について第２図のタイミング図を用いて説明す
る。尚、説明を分りやすくするためにクロツク
WCK、RCKは同一のクロツクCK（内部はCK）
により駆動されるものとする。またリードのリセ
ツトアドレスは０番地、ライトのリセツトアドレ
スは−２（−２は０番地より２番地後退したアド
レスを意味する。）番地とする。またライト／リ
ードのリセツト番地の差は２であるのでデイレイ
回路１０の遅延数も２に対応するものとする。

第２図において、リセツト信号RSTはＨレベ
ルのときリセツトが行なわれる。共通のクロツク
信号CKの１サイクル間でメモリセルの１アドレ
スが選択され、同クロツクのライズエツジで内部
アドレスがインクリメントされる。上述の仮定に
より信号RSTによりライトアドレスは−２番地
に、リードアドレスは０番地にリセツトされる。
また入力データDinのうち、リセツト後の最初の
有効書込みデータＤ０が入力される。クロツク
CKに同期してライトアドレス、リードアドレス
はインクリメントされ、新しいライトアドレスに
応じて入力データDinも新データ（Ｄ１、Ｄ２、
…）が印加される。

ライトアドレスとリードアドレスの差は２番地
（２サイクル分）であり、またデイレイ回路のデ
イレイ数もそれに応じて２ビツト（２サイクル
分）に調整されているので、リセツト後、最初に
入力したデータＤ０は２サイクル後、ライトデー
タバスすなわちデイレイ回路１０の出力にあらわ
れ、そのときのライトアドレスすなわち０番地に
書込まれる。従つて入力データＤ１は１番地に、
データＤ２は２番地に…以下同様に書込まれ、結
局リセツト後のライトデータは実質的にメモリセ
ルの０番地に書込まれていることになる。

一方、読出しアドレスは最初から０番地にリセ
ツトされているので、クロツクに同期して０番地
に書かれていたデータ、すなわち１つ前のリセツ
トの後に続いて書かれたデータを先頭から順に読
出すことになる。言いかえれば第２図においてリ
セツト後に書かれたデータは次のリセツト後に先
頭から順に読出されることになる。このことによ
りメモリ容量を越えない範囲のサイクル間隔でリ
セツト信号RSTを加えることにより、リセツト
間隔に応じた可変のデイレイ長さをもつたデイレ
イ回路を構成できる。

以上の説明ではライトのリセツト番地とリード
のリセツト番地の差を２としたが、この値は２に
限定されないで他の数を取ることができる。この
場合、その値に応じてデイレイ回路１０のデイレ
イ長も変える必要がある。この値があまり大きい
と端子Dinからのライトデータが実際にメモリセ
ルに書込まれるまでに時間がかかるので一般的に
は１ないし２が適当である。

〔発明の効果〕

以上に説明したように本発明は、リセツト間隔
に任意に選ぶことによつてそれに応じたデイレイ
長をもつたデジタル遅延線として使用することが
可能となる。

【図面の簡単な説明】

第１図は本発明の一実施例のブロツク図、第２
図は第１図の動作を示すタイミング図である。 １……コントロール回路、２……入力バツフ
ア、３……列選択用のライトアドレスポインタ、
４……行選択用のライトアドレスポインタ、５…
…列選択用のリードアドレスポインタ、６……行
選択用のリードアドレスポインタ、７……デユア
ルポートセルアレイ、８……センスアンプ、９…
…出力バツフア、１０……デイレイ回路、１１…
…ライトリセツトアドレス、１２……リードリセ
ツトアドレス、RST……リセツト信号、WCK…
…書込み用クロツク、RCK……読出用クロツク、
CK……書込み及び読出し用の共通のクロツク、
RST′，WCK′，RCK′……内部制御信号、Ｄ０，
Ｄ１……ライトデータ。

Claims (1)

【特許請求の範囲】
1. １ 二次元状に配置されたデユアルポートメモリ
   セルアレイと、該メモリセルアレイに書込みを行
   なうため、そのメモリセルを一定の順序で選択す
   るように構成した書込み行及び列選択回路と、該
   メモリセルから読出しを行なうためメモリセルを
   書込みと同じ順序で選択するように構成した読出
   し行及び列選択回路と、外部書込みクロツクに同
   期して該メモリセルにデータを書込む手段と、外
   部読出しクロツクに同期して該メモリセルからデ
   ータを読出す手段と、外部リセツト信号により前
   記書込む手段および読出す手段における書込み番
   地と読出し番地を互いに異なる所定値にイニシヤ
   ライズする手段を備えた半導体集積回路におい
   て、該書込み手段は、データ入力部とライトデー
   タバス間に外部書込みクロツクに同期して駆動さ
   れるデイレイ回路を含み、その遅延の大きさは、
   リセツト後初めて入力した有効ライトデータが、
   該リセツト信号によりイニシヤライズされた読出
   し番地にちようど書込まれるだけの大きさに設定
   したことを特徴とする半導体集積回路。