JPH0750856B2 - 遅延回路 - Google Patents
遅延回路Info
- Publication number
- JPH0750856B2 JPH0750856B2 JP60274525A JP27452585A JPH0750856B2 JP H0750856 B2 JPH0750856 B2 JP H0750856B2 JP 60274525 A JP60274525 A JP 60274525A JP 27452585 A JP27452585 A JP 27452585A JP H0750856 B2 JPH0750856 B2 JP H0750856B2
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- Japan
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- write
- read
- selection circuit
- dual port
- memory cell
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- Pulse Circuits (AREA)
- Manipulation Of Pulses (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は遅延回路に関し、特に一定ビット数遅延したデ
ータが得られるディジタルの遅延回路に関する。
ータが得られるディジタルの遅延回路に関する。
一般に、ディジタルテレビジョン等においてはライン単
位の処理を行うため、１ライン分（910ビット）のディ
ジタル遅延線が用いられる。
位の処理を行うため、１ライン分（910ビット）のディ
ジタル遅延線が用いられる。
例えば、複合カラー信号から輝度信号及び色信号を分離
する過程ではくし型フィルタによる分離がよく知られて
いる。
する過程ではくし型フィルタによる分離がよく知られて
いる。
第３図は従来の遅延回路の一例のブロック図である。
第３図を参照すると、この従来の遅延回路は、１ライン
分（例えば、910ビット）の遅延線31と、加算器32と、
減算器33とを有する構成である。
分（例えば、910ビット）の遅延線31と、加算器32と、
減算器33とを有する構成である。
入力端子34から供給されるディジタルの複合カラー信号
は遅延線31からの出力信号（即ち、１ライン前の信号）
と加算器32で加算されることにより輝度信号成分が分離
される。又、減算器33で遅延線31からの出力信号を減算
することにより、色信号成分が分離される。分離された
信号はそれぞれ出力端子35,36から出力される。
は遅延線31からの出力信号（即ち、１ライン前の信号）
と加算器32で加算されることにより輝度信号成分が分離
される。又、減算器33で遅延線31からの出力信号を減算
することにより、色信号成分が分離される。分離された
信号はそれぞれ出力端子35,36から出力される。
第４図は第３図に示す遅延線のブロック図であり、遅延
線31は910ビットのシフトジスタ構成である。
線31は910ビットのシフトジスタ構成である。
即ち、レジスタR1〜R910を縦続接続して、入力データを
レジスタR1に書込むときには、それまでレジスタR1に記
憶されていたデータを前もってレジスタR2に転送してお
くという制御をレジスタR1〜R910間で行わせ、最初に記
憶したデータはレジスタR910から読出すようにしてい
る。
レジスタR1に書込むときには、それまでレジスタR1に記
憶されていたデータを前もってレジスタR2に転送してお
くという制御をレジスタR1〜R910間で行わせ、最初に記
憶したデータはレジスタR910から読出すようにしてい
る。
上述した従来の遅延回路は、ディジタル遅延線としてシ
フトレジスタを用いているので、データ記憶容量に対す
る必要素子数が多くなり多量のデータ記憶が難しくなる
ばかりでなく、実装面積や消費電力が増大するという問
題点がある。
フトレジスタを用いているので、データ記憶容量に対す
る必要素子数が多くなり多量のデータ記憶が難しくなる
ばかりでなく、実装面積や消費電力が増大するという問
題点がある。
本発明の目的は、データ記憶容量に対する必要素子数が
少く実装面積や消費電力を減少できる遅延回路を提供す
ることにある。
少く実装面積や消費電力を減少できる遅延回路を提供す
ることにある。
本発明の遅延回路は、ｍ（ｍ≧１の整数）行及びｎ（ｎ
≧１の整数）列に配置されたｍ×ｎ個のデュアルポート
メモリセルから成るデュアルポートメモリセルアレイ
と、前記デュアルポートメモリセルに書込む書込データ
を増幅する入力バッファと、前記書込データを前記デュ
アルポートメモリセルアレイの所望のアドレスの前記デ
ュアルポートメモリセルに書込むため前記所望のアドレ
スのデュアルポートメモリセルを選択する行書込選択回
路及び列書込選択回路のそれぞれと、前記所望のアドレ
スのデュアルポートメモリセルから記憶データの読出し
を行うために前記所望のアドレスのデュアルポートメモ
リセルを選択する行読出選択回路及び列読出選択回路の
それぞれと、外部リセット信号及び外部書込クロック及
び外部読出クロックのそれぞれを受け前記行書込選択回
路及び前記列書込選択回路及び前記行読出選択回路及び
前記列読出選択回路のそれぞれ制御するリセット信号及
び書込クロック及び読出クロックのそれぞれを出力する
クロック制御回路と、前記記憶データを増幅するセンス
増幅器と、この増幅器の出力を外部へ出力する出力バッ
ファとを備える遅延回路において、前記行書込選択回路
及び前記列書込選択回路並びに前記行読出選択回路及び
前記列読出選択回路のそれぞれは、前記リセット信号に
より前記行書込選択回路及び前記列書込選択回路のそれ
ぞれにより選択された書込アドレス値と前記行読出選択
回路及び前記列読出選択回路のそれぞれにより選択され
た読出アドレス値との差を所望の値（１≦Ｐ≦ｍ×ｎ−
１）に設定する設定手段と、前記書込クロックに同期し
て前記書込アドレス値に対応する前記デュアルポートメ
モリセルを一定のアドレス順序で選択する第１のデュア
ルポートメモリセル選択手段と、前記第１のデュアルポ
ートメモリセル選択手段で前記書込アドレス値に対応す
る前記デュアルポートメモリセルを前記一定のアドレス
順序で選択するのと同時に前記読出クロックに同期して
前記読出アドレス値に対応する前記デュアルポートメモ
リセルを前記一定のアドレス順序で選択する第２のデュ
アルポートメモリセル選択手段とを有する構成である。
≧１の整数）列に配置されたｍ×ｎ個のデュアルポート
メモリセルから成るデュアルポートメモリセルアレイ
と、前記デュアルポートメモリセルに書込む書込データ
を増幅する入力バッファと、前記書込データを前記デュ
アルポートメモリセルアレイの所望のアドレスの前記デ
ュアルポートメモリセルに書込むため前記所望のアドレ
スのデュアルポートメモリセルを選択する行書込選択回
路及び列書込選択回路のそれぞれと、前記所望のアドレ
スのデュアルポートメモリセルから記憶データの読出し
を行うために前記所望のアドレスのデュアルポートメモ
リセルを選択する行読出選択回路及び列読出選択回路の
それぞれと、外部リセット信号及び外部書込クロック及
び外部読出クロックのそれぞれを受け前記行書込選択回
路及び前記列書込選択回路及び前記行読出選択回路及び
前記列読出選択回路のそれぞれ制御するリセット信号及
び書込クロック及び読出クロックのそれぞれを出力する
クロック制御回路と、前記記憶データを増幅するセンス
増幅器と、この増幅器の出力を外部へ出力する出力バッ
ファとを備える遅延回路において、前記行書込選択回路
及び前記列書込選択回路並びに前記行読出選択回路及び
前記列読出選択回路のそれぞれは、前記リセット信号に
より前記行書込選択回路及び前記列書込選択回路のそれ
ぞれにより選択された書込アドレス値と前記行読出選択
回路及び前記列読出選択回路のそれぞれにより選択され
た読出アドレス値との差を所望の値（１≦Ｐ≦ｍ×ｎ−
１）に設定する設定手段と、前記書込クロックに同期し
て前記書込アドレス値に対応する前記デュアルポートメ
モリセルを一定のアドレス順序で選択する第１のデュア
ルポートメモリセル選択手段と、前記第１のデュアルポ
ートメモリセル選択手段で前記書込アドレス値に対応す
る前記デュアルポートメモリセルを前記一定のアドレス
順序で選択するのと同時に前記読出クロックに同期して
前記読出アドレス値に対応する前記デュアルポートメモ
リセルを前記一定のアドレス順序で選択する第２のデュ
アルポートメモリセル選択手段とを有する構成である。
次に、本発明の実施例について図面を参照して説明す
る。
る。
本発明の一実施例の遅延回路のブロック図を示す第１図
を参照すると、本発明の一実施例の遅延回路は、外部リ
セット信号RST、外部書込クロックWCK及び外部読出クロ
ックRCKのそれぞれを入力し内部信号としてリセット信
号RST′、書込クロックWCK′及び外部読出クロックRC
K′のそれぞれを出力するクロック制御回路１と、書込
データを増幅する入力バッファ２と、この書込データを
書込むデュアルポートメモリセルMij（１≦ｉ≦m,1≦ｊ
≦ｎの整数）を行方向にｍ個及び列方向にｎ個をそれぞ
れ有するデュアルポートメモリセルアレイ７と、この書
込データを書込むためにこのデュアルポートメモリセル
アレイ７のデュアルポートメモリMijを選択する列書込
選択回路３及び行書込選択回路４のそれぞれと、所望の
アドレスのデュアルポートメモリセルMijから記憶デー
タの読出しを行うために上記所望のアドレスのデュアル
ポートメモリセルMijを選択する列読出選択回路５及び
行読出選択回路６のそれぞれと、記憶データを増幅する
センス増幅器８と、この増幅器８の出力を外部へ出力す
る出力バッファ９とを有する構成である。
を参照すると、本発明の一実施例の遅延回路は、外部リ
セット信号RST、外部書込クロックWCK及び外部読出クロ
ックRCKのそれぞれを入力し内部信号としてリセット信
号RST′、書込クロックWCK′及び外部読出クロックRC
K′のそれぞれを出力するクロック制御回路１と、書込
データを増幅する入力バッファ２と、この書込データを
書込むデュアルポートメモリセルMij（１≦ｉ≦m,1≦ｊ
≦ｎの整数）を行方向にｍ個及び列方向にｎ個をそれぞ
れ有するデュアルポートメモリセルアレイ７と、この書
込データを書込むためにこのデュアルポートメモリセル
アレイ７のデュアルポートメモリMijを選択する列書込
選択回路３及び行書込選択回路４のそれぞれと、所望の
アドレスのデュアルポートメモリセルMijから記憶デー
タの読出しを行うために上記所望のアドレスのデュアル
ポートメモリセルMijを選択する列読出選択回路５及び
行読出選択回路６のそれぞれと、記憶データを増幅する
センス増幅器８と、この増幅器８の出力を外部へ出力す
る出力バッファ９とを有する構成である。
また、この実施例の遅延回路の構成とその動作につい
て、以下に詳細に説明する。
て、以下に詳細に説明する。
即ち、列書込選択回路３は入力バッファ２からの書込デ
ータを書込クロックWCK′に同期して一定の順序でメモ
リセルに書込むための入力バッファ２と書込ディジット
線を接続するスイッチトランジスタの活性化信号を発生
する。リングカウンタにより構成されているので列の最
終まで達すると最初に戻り同じ動作を繰返す。
ータを書込クロックWCK′に同期して一定の順序でメモ
リセルに書込むための入力バッファ２と書込ディジット
線を接続するスイッチトランジスタの活性化信号を発生
する。リングカウンタにより構成されているので列の最
終まで達すると最初に戻り同じ動作を繰返す。
行書込選択回路４は書込ワード線を駆動クロックに同期
して一定の順序で選択する。駆動クロックとしては列書
込選択回路３からの制御信号が用いられていて、この制
御信号は列書込選択回路３が最終列から最初の列に戻る
ときに、１回ずつパルスを発生するように構成されてい
る。行書込選択回路４もリングカウンタにより構成され
るので行の最終まで達すると、最初の行に戻り同じ動作
を繰返す。これにより、二次元状に配置されたメモリセ
ルを最初の行、列から最終の行，列まで１ビットずつ書
込みを行うことができる。
して一定の順序で選択する。駆動クロックとしては列書
込選択回路３からの制御信号が用いられていて、この制
御信号は列書込選択回路３が最終列から最初の列に戻る
ときに、１回ずつパルスを発生するように構成されてい
る。行書込選択回路４もリングカウンタにより構成され
るので行の最終まで達すると、最初の行に戻り同じ動作
を繰返す。これにより、二次元状に配置されたメモリセ
ルを最初の行、列から最終の行，列まで１ビットずつ書
込みを行うことができる。
列読出選択回路５はメモリセルの読出データを読出クロ
ックRCK′に同期して一定の順序で読出すために読出デ
ィジット線とセンス増幅器とを接続するスイッチトラン
ジスタの活性化信号を発生する。リングカウントにより
構成されているので書込みの場合と同様に、列の最終ま
で達すると最初に戻り同じ動作を繰返す。
ックRCK′に同期して一定の順序で読出すために読出デ
ィジット線とセンス増幅器とを接続するスイッチトラン
ジスタの活性化信号を発生する。リングカウントにより
構成されているので書込みの場合と同様に、列の最終ま
で達すると最初に戻り同じ動作を繰返す。
行読出選択回路６は読出ワード線を駆動クロックに同期
して書込みと同じ一定の順序で選択する。駆動クロック
としては列読出選択回路５からの制御信号が用いられ、
この制御信号は列読出選択回路５が最終列から最初の列
に戻るときに１回ずつパルスを発生するように構成され
ている。行読出選択回路６もリングカウンタによる構成
されるので、行の最終まで達すると最初の行に戻り同じ
動作を繰返す。これにより、二次元状に配置されたメモ
リセルを最初の行，列から最終の行，列まで１ビットず
つ読出しを行うことができる。
して書込みと同じ一定の順序で選択する。駆動クロック
としては列読出選択回路５からの制御信号が用いられ、
この制御信号は列読出選択回路５が最終列から最初の列
に戻るときに１回ずつパルスを発生するように構成され
ている。行読出選択回路６もリングカウンタによる構成
されるので、行の最終まで達すると最初の行に戻り同じ
動作を繰返す。これにより、二次元状に配置されたメモ
リセルを最初の行，列から最終の行，列まで１ビットず
つ読出しを行うことができる。
列書込選択回路3,行書込選択回路4,列読出選択回路５及
び行読出選択回路６のそれぞれには、遅延ビット数設定
用のリセット信号RST′が入力されている。リセット信
号RST′は列書込選択回路３及び行書込選択回路４と列
読出選択回路５及び行読出選択回路６とが選択する書込
アドレス値と読出アドレス値との差が所望の値になるよ
うに各選択回路（３〜６）をリセットするのに用いられ
る。即ち、本遅延回路を910ビットのディジタル遅延線
として用いる場合は、書込み用の選択回路（３および
４）が選択する番地と読出し用の選択回路（５および
６）とが選択する番地とが相対的に910番地分離れるよ
うにリセットする。
び行読出選択回路６のそれぞれには、遅延ビット数設定
用のリセット信号RST′が入力されている。リセット信
号RST′は列書込選択回路３及び行書込選択回路４と列
読出選択回路５及び行読出選択回路６とが選択する書込
アドレス値と読出アドレス値との差が所望の値になるよ
うに各選択回路（３〜６）をリセットするのに用いられ
る。即ち、本遅延回路を910ビットのディジタル遅延線
として用いる場合は、書込み用の選択回路（３および
４）が選択する番地と読出し用の選択回路（５および
６）とが選択する番地とが相対的に910番地分離れるよ
うにリセットする。
例えば、リセット信号RST′により列書込選択回路３及
び行書込選択回路４は911番地を、列読出選択回路５及
び行読出選択回路６は１番地を指すようにリセットさ
れ、それぞれ書込クロックWCK′及び読出クロックRCK′
に同期して１番地ずつインクリメントされる。従って、
最初に書込まれた911番地のデータは読出しの911番目の
サイクルで読出され、910ビットのディジタル遅延線と
して用いることができる。
び行書込選択回路４は911番地を、列読出選択回路５及
び行読出選択回路６は１番地を指すようにリセットさ
れ、それぞれ書込クロックWCK′及び読出クロックRCK′
に同期して１番地ずつインクリメントされる。従って、
最初に書込まれた911番地のデータは読出しの911番目の
サイクルで読出され、910ビットのディジタル遅延線と
して用いることができる。
デュアルポートメモリセルアレイ７は、ｍ（ｍ≧１の整
数）行及びｎ（ｎ≧１の整数）列に配置されたｍ×ｎ個
のデュアルポートメモリセルMij（１≦１≦m,1≦ｊ≦
ｎ）から成り、また、このデュアルポートメモリセルMi
jは書込ポートと読出ポートとを別に有し異なる番地に
おい同時に書込みと読出しとができる。
数）行及びｎ（ｎ≧１の整数）列に配置されたｍ×ｎ個
のデュアルポートメモリセルMij（１≦１≦m,1≦ｊ≦
ｎ）から成り、また、このデュアルポートメモリセルMi
jは書込ポートと読出ポートとを別に有し異なる番地に
おい同時に書込みと読出しとができる。
このデュアルポートメモリセルMijを910ビットのディジ
タル遅延線として用いる場合は、デュアルポートメモリ
セルアレイ７のメモリセル数を911個以上配置する必要
がある。
タル遅延線として用いる場合は、デュアルポートメモリ
セルアレイ７のメモリセル数を911個以上配置する必要
がある。
次に、メモリセルMijの構成及び書込み・読出しの動作
について説明する。
について説明する。
メモリセルMijはゲートとドレインを互いに交差結合し
ているMISFETQ3,Q6と記憶情報を対をなす読出ディジッ
ト線RDj,▲▼に伝達させるための読出ワードXRi
に制御されるMISFETQ1,Q4及び対をなす書込ディジット
線WDj,▲▼の書込データをメモリセルMijに取込
むための書込ワード線XWiにより制御されるMISFETQ2,Q5
により構成されている。尚、図示しないが、記憶情報を
静的に保持するためにメモリセル内の接点と電源端子と
の間に高抵抗による漏電補償用素子を取りつけても良
い。
ているMISFETQ3,Q6と記憶情報を対をなす読出ディジッ
ト線RDj,▲▼に伝達させるための読出ワードXRi
に制御されるMISFETQ1,Q4及び対をなす書込ディジット
線WDj,▲▼の書込データをメモリセルMijに取込
むための書込ワード線XWiにより制御されるMISFETQ2,Q5
により構成されている。尚、図示しないが、記憶情報を
静的に保持するためにメモリセル内の接点と電源端子と
の間に高抵抗による漏電補償用素子を取りつけても良
い。
書込データは入力バッファ２で増幅後、書込データバス
WDB,▲▼に出力される。
WDB,▲▼に出力される。
列書込選択回路３により第ｊ番目の列が選択されると、
出力YWjが高レベルになり書込用のスイッチトランジス
タのMISFETQ9,Q10が導通し、書込データに応じて書込デ
ィジット線WDj又は▲▼の一方が低レベル他方が
高レベルとなる。
出力YWjが高レベルになり書込用のスイッチトランジス
タのMISFETQ9,Q10が導通し、書込データに応じて書込デ
ィジット線WDj又は▲▼の一方が低レベル他方が
高レベルとなる。
次に、行書込選択回路４により第ｉ番目の行が選択され
ると、書込ワード線XWiが高レベルとなりメモリセルMij
のMISFETQ2,Q5が導通し書込データが取込まれ、書込み
が完了する。尚、対をなす下記ディジット線WDj,▲
▼に接続しているMISFETQ13,Q14は書込み後のディジ
ット線の回復を早めるための負荷素子である。
ると、書込ワード線XWiが高レベルとなりメモリセルMij
のMISFETQ2,Q5が導通し書込データが取込まれ、書込み
が完了する。尚、対をなす下記ディジット線WDj,▲
▼に接続しているMISFETQ13,Q14は書込み後のディジ
ット線の回復を早めるための負荷素子である。
記憶データの読出しは、行読出選択回路６により第ｉ番
目の行が選択されると、読出ワード線XRiが高レベルと
なりMISFETQ1,Q4が導通する。即ち、記憶データは対を
なす読出ディジット線RDj,▲▼に伝達される。
目の行が選択されると、読出ワード線XRiが高レベルと
なりMISFETQ1,Q4が導通する。即ち、記憶データは対を
なす読出ディジット線RDj,▲▼に伝達される。
次に、列読出選択回路５により第ｊ番目の列が選択され
ると出力YRjが高レベルとなり、MISFETQ11,Q12が導通
し、対をなす読出ディジット線RDj,▲▼の読出デ
ータは読出データバスRDB,▲▼に出力する。読出
データはセンス増幅器８により増幅され出力バッファ９
を経て出力される。
ると出力YRjが高レベルとなり、MISFETQ11,Q12が導通
し、対をなす読出ディジット線RDj,▲▼の読出デ
ータは読出データバスRDB,▲▼に出力する。読出
データはセンス増幅器８により増幅され出力バッファ９
を経て出力される。
読出ディジット線RDj,▲▼に接続しているMISFET
Q7,Q8はディジット線が完全に接地電位まで放電してし
まうことを防止するための負荷素子である。
Q7,Q8はディジット線が完全に接地電位まで放電してし
まうことを防止するための負荷素子である。
このように、書込みと読出しと別のバスにすることによ
り、異るメモリセルに対して書込みと読出しを同時に行
うことができる。即ち、同一列、異る行のメモリセルの
書込み及び読出しに関しては、書込みディジット線対と
読出デイジット線対とが異るため、書込データ及び読出
データはそれぞれ読出し、書込みに対して何ら影響を与
えずに同時に行なうことができる。又、同一行、異なる
列のメモリセルの書込み及び読出しに関しては書込ディ
ジット線対が異るためそれぞれ読出し、書込みに対して
何ら影響を与えずに同時に行える。行，列が異る場合に
ついても同様である。
り、異るメモリセルに対して書込みと読出しを同時に行
うことができる。即ち、同一列、異る行のメモリセルの
書込み及び読出しに関しては、書込みディジット線対と
読出デイジット線対とが異るため、書込データ及び読出
データはそれぞれ読出し、書込みに対して何ら影響を与
えずに同時に行なうことができる。又、同一行、異なる
列のメモリセルの書込み及び読出しに関しては書込ディ
ジット線対が異るためそれぞれ読出し、書込みに対して
何ら影響を与えずに同時に行える。行，列が異る場合に
ついても同様である。
従って、ディジタル遅延線として用いる場合に所定の遅
延ビット数Ｐを１≦Ｐ≦ｍ×ｎ−１とすれば書込み及び
読出しのメモリセルが重ならないので、その間の任意の
数を所定値として設定できる。
延ビット数Ｐを１≦Ｐ≦ｍ×ｎ−１とすれば書込み及び
読出しのメモリセルが重ならないので、その間の任意の
数を所定値として設定できる。
尚、書込み及び読出しのメモリセルが重なった場合には
記憶情報は破壊され、書込データがそのまま読出され
る。
記憶情報は破壊され、書込データがそのまま読出され
る。
第２図は第１図に示す列書込選択回路３のブロック図で
ある。
ある。
第２図を参照すると、列書込選択回路３はディレイドタ
イプフリップフロップ（以下、Ｄ−Ｆ・Ｆと称す）相当
の機能を有するフリップフロップ211を有し、クロック
入力端子CKに加わるクロック信号の立上り時においてデ
ータ入力端子Ｄに入力する信号の論理レベルを検知し、
出力端子Ｑに同相の信号として出力する機能を有するも
のであり、出力信号は次のクロックの立上り時まで保持
される。
イプフリップフロップ（以下、Ｄ−Ｆ・Ｆと称す）相当
の機能を有するフリップフロップ211を有し、クロック
入力端子CKに加わるクロック信号の立上り時においてデ
ータ入力端子Ｄに入力する信号の論理レベルを検知し、
出力端子Ｑに同相の信号として出力する機能を有するも
のであり、出力信号は次のクロックの立上り時まで保持
される。
プリセット端子PRに高レベルが印加されると、データ入
力端子D,クロック入力端子CKの入力信号の状態にかかわ
らず出力端子Ｑに高レベルを生じる。又、クリア端子CL
Rに高レベルが印加されるとデータ入力端子D,クロック
入力端子CKの入力信号の状態にかかわらず出力端子Ｑに
低レベルを出力する。
力端子D,クロック入力端子CKの入力信号の状態にかかわ
らず出力端子Ｑに高レベルを生じる。又、クリア端子CL
Rに高レベルが印加されるとデータ入力端子D,クロック
入力端子CKの入力信号の状態にかかわらず出力端子Ｑに
低レベルを出力する。
さらに、第２図に示す列書込選択回路３は列の数ｎ個接
続したＤ−Ｆ・Ｆ（211〜21n）を有し、クロック入力端
子CKには共通に書込クロックWCK′が入力している。
又、データ入力端子Ｄには接続した１つ前のＤ−Ｆ・Ｆ
の出力端子Ｑの出力信号が同相で加えられている。第１
番目のＤ−Ｆ・F211のデータ入力端子Ｄには第ｎ番目の
Ｄ−Ｆ・F21nの出力端子Ｑからの出力信号が加えられて
いる。尚、出力端子Ｑからの出力信号が出力YWjに相当
する。
続したＤ−Ｆ・Ｆ（211〜21n）を有し、クロック入力端
子CKには共通に書込クロックWCK′が入力している。
又、データ入力端子Ｄには接続した１つ前のＤ−Ｆ・Ｆ
の出力端子Ｑの出力信号が同相で加えられている。第１
番目のＤ−Ｆ・F211のデータ入力端子Ｄには第ｎ番目の
Ｄ−Ｆ・F21nの出力端子Ｑからの出力信号が加えられて
いる。尚、出力端子Ｑからの出力信号が出力YWjに相当
する。
各Ｄ−Ｆ・F211〜21nにはリセット信号RST′が入力して
いて、第２図に示す回路では、第１番目の列に対応する
Ｄ−Ｆ・F211にはプリセット端子PRに、その他のＤ−Ｆ
・Ｆはクリア端子CLRに入力している。従って、リセッ
ト直後においては、出力YW1のみが高レベルとなりその
他は低レベルとなる。即ち、第１番目の列が選択された
ことになる。
いて、第２図に示す回路では、第１番目の列に対応する
Ｄ−Ｆ・F211にはプリセット端子PRに、その他のＤ−Ｆ
・Ｆはクリア端子CLRに入力している。従って、リセッ
ト直後においては、出力YW1のみが高レベルとなりその
他は低レベルとなる。即ち、第１番目の列が選択された
ことになる。
このように、リセットしたい列に対応するＤ−Ｆ・Ｆの
プリセット端子PRにリセット信号RST′を供給すること
により、リセット信号RST′を印加した直後において、
書込みの列番号を所定の値にできる。
プリセット端子PRにリセット信号RST′を供給すること
により、リセット信号RST′を印加した直後において、
書込みの列番号を所定の値にできる。
リセット以降書込クロックWCK′を１ビットずつ歩進す
ることにより、第１番目の列の高レベルの出力YW1は第
２番目のＤ−Ｆ・F212のデータ入力端子Ｄに加えられて
いるので、次の書込クロックWCK′の立上りで第２番目
の列に対応するＤ−Ｆ・F212が高レベルの出力YW2を出
力する。このようにして、第ｊ番目の列の出力YWjを高
レベルにシフトすることができ、第ｎ番目の列に対応す
るＤ−Ｆ・F21nの出力端子Ｑの出力が第１番目のＤ−Ｆ
・F211のデータ入力端子Ｄに加えられていので、リング
カウンタとして動作する。
ることにより、第１番目の列の高レベルの出力YW1は第
２番目のＤ−Ｆ・F212のデータ入力端子Ｄに加えられて
いるので、次の書込クロックWCK′の立上りで第２番目
の列に対応するＤ−Ｆ・F212が高レベルの出力YW2を出
力する。このようにして、第ｊ番目の列の出力YWjを高
レベルにシフトすることができ、第ｎ番目の列に対応す
るＤ−Ｆ・F21nの出力端子Ｑの出力が第１番目のＤ−Ｆ
・F211のデータ入力端子Ｄに加えられていので、リング
カウンタとして動作する。
第ｎ番目の列に対応するＤ−Ｆ・F21nの出力端子Ｑから
の高レベルの出力YWnを反転した反転信号は前述した行
書込選択回路４の駆動信号として用いられる。
の高レベルの出力YWnを反転した反転信号は前述した行
書込選択回路４の駆動信号として用いられる。
行書込選択回路４、列読出選択回路５及び行読出選択回
路６のそれぞれの構成は基本的には列書込選択回路３の
構成と同じであり、また、これらリングカウンタとして
の動作も列書込選択回路３の動作と同じである。
路６のそれぞれの構成は基本的には列書込選択回路３の
構成と同じであり、また、これらリングカウンタとして
の動作も列書込選択回路３の動作と同じである。
すなわち、行書込選択回路４は行の数のｍ個接続したＤ
−Ｆ・Ｆで構成されたリングカウンタを有し、列読出選
択回路５は列の数のｎ個接続したＤ−Ｆ・Ｆで構成され
たリングカウンタを有し、行読出選択回路６は行の数の
ｍ個接続したＤ−Ｆ・Ｆで構成されたリングカウンタを
有し、それぞれの選択回路を構成するＤ−Ｆ・Ｆ列の何
番目のＤ−Ｆ・Ｆのプリセット端子PRにリセット信号RS
T′を供給するかを選択することによって、所定ビット
数の遅延線として動作させることができる。
−Ｆ・Ｆで構成されたリングカウンタを有し、列読出選
択回路５は列の数のｎ個接続したＤ−Ｆ・Ｆで構成され
たリングカウンタを有し、行読出選択回路６は行の数の
ｍ個接続したＤ−Ｆ・Ｆで構成されたリングカウンタを
有し、それぞれの選択回路を構成するＤ−Ｆ・Ｆ列の何
番目のＤ−Ｆ・Ｆのプリセット端子PRにリセット信号RS
T′を供給するかを選択することによって、所定ビット
数の遅延線として動作させることができる。
上述した実施例では、書込クロックWCK′と読出クロッ
クRCK′を別別に用いたが、これはリセット後一方のク
ロックを外部又は内部で一定時間止めておけば、そのク
ロックにより駆動される選択回路も一定時間停止するの
で遅延ビット数を実時間で可変できる利点があるが、遅
延ビット数が固定で良い場合は書込クロックと読出クロ
ックを共通化して同じクロックで動作できることは明ら
かであり、この場合は端子数を減少できる利点がある。
クRCK′を別別に用いたが、これはリセット後一方のク
ロックを外部又は内部で一定時間止めておけば、そのク
ロックにより駆動される選択回路も一定時間停止するの
で遅延ビット数を実時間で可変できる利点があるが、遅
延ビット数が固定で良い場合は書込クロックと読出クロ
ックを共通化して同じクロックで動作できることは明ら
かであり、この場合は端子数を減少できる利点がある。
以上説明したように本発明の遅延回路は、二次元状に配
置されたデュアルポートメモリセルを記憶要素とし、そ
の書込み及び読出しの順序が一定になるように制御し、
かつリセット信号により書込みと読出しの番地差が予め
設定した値になるように構成し、その後、外部クロック
に同期して書込み及び読出しを同時に行うことより、書
込データは所定値遅れて読出されることになり、シフト
レジスタの代りにメモリセルを用いたディジタル遅延線
として使用することができるので、構成素子数を減少し
かつ高集積化により実装面積を縮小し消費電力を低減で
きるという効果がある。
置されたデュアルポートメモリセルを記憶要素とし、そ
の書込み及び読出しの順序が一定になるように制御し、
かつリセット信号により書込みと読出しの番地差が予め
設定した値になるように構成し、その後、外部クロック
に同期して書込み及び読出しを同時に行うことより、書
込データは所定値遅れて読出されることになり、シフト
レジスタの代りにメモリセルを用いたディジタル遅延線
として使用することができるので、構成素子数を減少し
かつ高集積化により実装面積を縮小し消費電力を低減で
きるという効果がある。
第１図は本発明の一実施例による遅延回路のブロック
図、第２図は第１図に示す列書込選択回路のブロック
図、第３図は従来の遅延回路の一例のブロック図、第４
図は第３図に示す遅延線のブロック図である。 １……クロック制御回路、２……入力バッファ、 ３……列書込選択回路、４……行書込選択回路、 ５……列読出選択回路、６……行読出選択回路、 ７……デュアルポートセルアレイ、８……センス増幅
器、９……出力バッファ、211〜21n……Ｄ−Ｆ・Ｆ、31
……遅延線、Mij……デュアルポートメモリセル、RCK、
RCK′……読出クロック、RDj,▲▼……読出ディ
ジット線、RST,RST′……リセット信号、WCK,WCK′……
書込クロック、 WDj,▲▼……書込ディジット線、XRi……読出ワ
ード線、XWi……書込ワード線。
図、第２図は第１図に示す列書込選択回路のブロック
図、第３図は従来の遅延回路の一例のブロック図、第４
図は第３図に示す遅延線のブロック図である。 １……クロック制御回路、２……入力バッファ、 ３……列書込選択回路、４……行書込選択回路、 ５……列読出選択回路、６……行読出選択回路、 ７……デュアルポートセルアレイ、８……センス増幅
器、９……出力バッファ、211〜21n……Ｄ−Ｆ・Ｆ、31
……遅延線、Mij……デュアルポートメモリセル、RCK、
RCK′……読出クロック、RDj,▲▼……読出ディ
ジット線、RST,RST′……リセット信号、WCK,WCK′……
書込クロック、 WDj,▲▼……書込ディジット線、XRi……読出ワ
ード線、XWi……書込ワード線。
Claims (1)
- 【請求項１】ｍ（ｍ≧１の整数）行及びｎ（ｎ≧１の整
数）列に配置されたｍ×ｎ個のデュアルポートメモリセ
ルから成るデュアルポートメモリセルアレイと、前記デ
ュアルポートメモリセルに書込む書込データを増幅する
入力バッファと、前記書込データを前記デュアルポート
メモリセルアレイの所望のアドレスの前記デュアルポー
トメモリセルに書込むため前記所望のアドレスのデュア
ルポートメモリセルを選択する行書込選択回路及び列書
込選択回路のそれぞれと、前記所望のアドレスのデュア
ルポートメモリセルから記憶データの読出しを行うため
に前記所望のアドレスのデュアルポートメモリセルを選
択する行読出選択回路及び列読出選択回路のそれぞれ
と、外部リセット信号及び外部書込クロック及び外部読
出クロックのそれぞれを受け前記行書込選択回路及び前
記列書込選択回路及び前記行読出選択回路及び前記列読
出選択回路のそれぞれを制御するリセット信号及び書込
クロック及び読出クロックのそれぞれを出力するクロッ
ク制御回路と、前記記憶データと増幅するセンス増幅器
と、この増幅器の出力を外部へ出力する出力バッファと
を備える遅延回路において、前記行書込選択回路及び前
記列書込選択回路並びに前記行読出選択回路及び前記列
読出選択回路のそれぞれは、前記リセット信号により前
記行書込選択回路及び前記列書込選択回路のそれぞれに
より選択された書込アドレス値と前記行読出選択回路及
び前記列読出選択回路のそれぞれにより選択された読出
アドレス値との差を所望の値Ｐ（１≦Ｐ≦ｍ×ｎ−１）
に設定する設定手段と、前記書込クロックに同期して前
記書込アドレス値に対応する前記デュアルポートメモリ
セルを一定のアドレス順序で選択する第１のデュアルポ
ートメモリセル選択手段と、前記第１のデュアルポート
メモリセル選択手段で前記書込アドレス値に対応する前
記デュアルポートメモリセルを前記一定のアドレス順序
で選択するのと同時に前記読出クロックに同期して前記
読出アドレス値に対応する前記デュアルポートメモリセ
ルを前記一定のアドレス順序で選択する第２のデュアル
ポートメモリセル選択手段とを有することを特徴とする
遅延回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60274525A JPH0750856B2 (ja) | 1985-12-05 | 1985-12-05 | 遅延回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60274525A JPH0750856B2 (ja) | 1985-12-05 | 1985-12-05 | 遅延回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62133816A JPS62133816A (ja) | 1987-06-17 |
| JPH0750856B2 true JPH0750856B2 (ja) | 1995-05-31 |
Family
ID=17542917
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60274525A Expired - Lifetime JPH0750856B2 (ja) | 1985-12-05 | 1985-12-05 | 遅延回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0750856B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04343539A (ja) * | 1991-05-20 | 1992-11-30 | Mitsubishi Electric Corp | エラスティックストア回路 |
| JPH06259955A (ja) * | 1992-05-15 | 1994-09-16 | Nec Corp | 半導体メモリ |
| JP6127816B2 (ja) * | 2013-08-01 | 2017-05-17 | セイコーエプソン株式会社 | 半導体集積回路装置、電子機器、及び、メモリー制御方法 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5525860A (en) * | 1978-08-15 | 1980-02-23 | Toshiba Corp | Memory system |
| JPS5771574A (en) * | 1980-10-21 | 1982-05-04 | Nec Corp | Siemconductor memory circuit |
| JPS6077514A (ja) * | 1983-10-05 | 1985-05-02 | Nec Corp | 遅延時間調整回路 |
-
1985
- 1985-12-05 JP JP60274525A patent/JPH0750856B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62133816A (ja) | 1987-06-17 |
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