JPH0556600B2 - - Google Patents
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- JPH0556600B2 JPH0556600B2 JP61205004A JP20500486A JPH0556600B2 JP H0556600 B2 JPH0556600 B2 JP H0556600B2 JP 61205004 A JP61205004 A JP 61205004A JP 20500486 A JP20500486 A JP 20500486A JP H0556600 B2 JPH0556600 B2 JP H0556600B2
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Classifications
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R19/00—Arrangements for measuring currents or voltages or for indicating presence or sign thereof
- G01R19/165—Indicating that current or voltage is either above or below a predetermined value or within or outside a predetermined range of values
- G01R19/16533—Indicating that current or voltage is either above or below a predetermined value or within or outside a predetermined range of values characterised by the application
- G01R19/16538—Indicating that current or voltage is either above or below a predetermined value or within or outside a predetermined range of values characterised by the application in AC or DC supplies
- G01R19/16542—Indicating that current or voltage is either above or below a predetermined value or within or outside a predetermined range of values characterised by the application in AC or DC supplies for batteries
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/36—Arrangements for testing, measuring or monitoring the electrical condition of accumulators or electric batteries, e.g. capacity or state of charge [SoC]
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- Power Engineering (AREA)
- Measurement Of Current Or Voltage (AREA)
- Semiconductor Integrated Circuits (AREA)
- Static Random-Access Memory (AREA)
- Investigating Or Analyzing Materials By The Use Of Electric Means (AREA)
- Power Conversion In General (AREA)
- Remote Monitoring And Control Of Power-Distribution Networks (AREA)
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Description
【発明の詳細な説明】
産業上の利用分野
本発明は、半導体チツプの電源監視に関する。
従来の技術並びに発明の解決すべき問題点
多くの半導体チツプは、その電源電圧レベル
VDDが降下した場合に備えてバツクアツプ電源回
路を使用している。このバツクアツプ電源回路
は、また当然にそれ自体の電圧降下を生じる可能
性もある。
VDDが降下した場合に備えてバツクアツプ電源回
路を使用している。このバツクアツプ電源回路
は、また当然にそれ自体の電圧降下を生じる可能
性もある。
そこで、電源電圧レベルVDDとリチウム電池あ
るいは他の電源から供給されるるバツクアツプ電
圧レベルVBATTとの双方を、安定した参照電圧に
対比して比較することが必要かつ有利である。
るいは他の電源から供給されるるバツクアツプ電
圧レベルVBATTとの双方を、安定した参照電圧に
対比して比較することが必要かつ有利である。
比較を行う回路は、電源電圧レベルが所定の閾
値を下回つたかどうかを検知する比較器要素を当
然に有している。約５ボルトの電源電圧VDDと比
較する閾値は例えば４ボルトあればよく、一方、
３ボルトの電圧VBATTに対して必要な閾値は2.5ボ
ルトに過ぎない。
値を下回つたかどうかを検知する比較器要素を当
然に有している。約５ボルトの電源電圧VDDと比
較する閾値は例えば４ボルトあればよく、一方、
３ボルトの電圧VBATTに対して必要な閾値は2.5ボ
ルトに過ぎない。
所定の閾値を越える電圧降下が発生すると、比
較器はその設計に従つて状態を変化し、その電源
により駆動されるメモリ装置の全てあるいは少な
くとも影響のある部分の読み書きを禁止する論理
信号を出力する。
較器はその設計に従つて状態を変化し、その電源
により駆動されるメモリ装置の全てあるいは少な
くとも影響のある部分の読み書きを禁止する論理
信号を出力する。
典型的な電源電圧VDDは、約５ボルトである。
一方、背景として、半導体記憶素子あるいは装置
に屡々使用される電池は、リチウム電池である。
このような電池は、モステツク社の商品名
MK48Z02の製品において記憶装置のバツクアツ
プのために用いられている。バツクアツプ電圧レ
ベルVBATTは通常の電源電圧よりも低い。実際に
は、VBATTは約３ボルトあればよい。
一方、背景として、半導体記憶素子あるいは装置
に屡々使用される電池は、リチウム電池である。
このような電池は、モステツク社の商品名
MK48Z02の製品において記憶装置のバツクアツ
プのために用いられている。バツクアツプ電圧レ
ベルVBATTは通常の電源電圧よりも低い。実際に
は、VBATTは約３ボルトあればよい。
多くの種類の半導体記憶装置が知られている
が、ここで検討するために、ＰウエルおよびＮウ
エルの記憶装置を比較することが有意義である。
すなわち、“npn”バイポーラ構成のＰウエル記
憶装置においては、電源電圧の降下を検知するこ
とは比較的容易であるが、Ｎウエルの装置におい
ては、このような電圧降下を検知することは困難
である。
が、ここで検討するために、ＰウエルおよびＮウ
エルの記憶装置を比較することが有意義である。
すなわち、“npn”バイポーラ構成のＰウエル記
憶装置においては、電源電圧の降下を検知するこ
とは比較的容易であるが、Ｎウエルの装置におい
ては、このような電圧降下を検知することは困難
である。
Ｐウエル記憶装置における典型的な電源電圧降
下検知は、バンドギヤツプ型の比較器を使用して
供給電圧VDDを監視する。例えば、監視すべきバ
ツクアツプ電源電圧が３ボルトの場合は、直列に
接続された１対の抵抗素子の両端に、監視すべき
電源電圧VDDを印加して、比較器のために約2.5ボ
ルトの設定したトリツプ電圧を発生することによ
つて行われる。直列接続された抵抗素子の間のノ
ードにおけるトリツプ電圧は、“npn”トランジ
スタのベースに印加され、そのエミツタは、選択
されたエミツタトランジスタを通じて接地に流れ
る一定の電流を生成し、更に、２つの“npn”ト
ランジスタのベースを駆動する。これにより、そ
れぞれ付属するエミツタ抵抗を介した接地への第
１ならびに第２の選択された出力電流が供給され
る。トランジスタのひとつは、複数のエミツタを
備えるトランジスタであつて、直列な１対の抵抗
の中央ノードにより設定された比較的大電流を流
す。他方のトランジスタは単一のエミツタ抵抗を
有し、より小さな電流を流す。
下検知は、バンドギヤツプ型の比較器を使用して
供給電圧VDDを監視する。例えば、監視すべきバ
ツクアツプ電源電圧が３ボルトの場合は、直列に
接続された１対の抵抗素子の両端に、監視すべき
電源電圧VDDを印加して、比較器のために約2.5ボ
ルトの設定したトリツプ電圧を発生することによ
つて行われる。直列接続された抵抗素子の間のノ
ードにおけるトリツプ電圧は、“npn”トランジ
スタのベースに印加され、そのエミツタは、選択
されたエミツタトランジスタを通じて接地に流れ
る一定の電流を生成し、更に、２つの“npn”ト
ランジスタのベースを駆動する。これにより、そ
れぞれ付属するエミツタ抵抗を介した接地への第
１ならびに第２の選択された出力電流が供給され
る。トランジスタのひとつは、複数のエミツタを
備えるトランジスタであつて、直列な１対の抵抗
の中央ノードにより設定された比較的大電流を流
す。他方のトランジスタは単一のエミツタ抵抗を
有し、より小さな電流を流す。
この技術によれば、電流出力の大部分は一対の
直列抵抗を介して流され、その一対の直列抵抗の
間のノードは、高感度なチヨツパ兼安定化比較器
の非反転入力に接続される。低電流トランジスタ
のエミツタ抵抗の両端間電圧が、チヨツパ兼安定
化比較器の反転入力に印加される。
直列抵抗を介して流され、その一対の直列抵抗の
間のノードは、高感度なチヨツパ兼安定化比較器
の非反転入力に接続される。低電流トランジスタ
のエミツタ抵抗の両端間電圧が、チヨツパ兼安定
化比較器の反転入力に印加される。
VDDあるいはVBATTが一定の所定電圧を越えて降
下し、比較器の入力に十分な差が生じると、問題
の記憶回路即ちメモリチツプをオフする出力電圧
が発生される。実際には、トリツプ電圧は、シリ
コンのエネルギバンドギヤツプ電圧の２倍即ち
1.26ボルトの２倍を選択する。これは、比較器の
入力抵抗の値を適当に選択することによつてなさ
れる。
下し、比較器の入力に十分な差が生じると、問題
の記憶回路即ちメモリチツプをオフする出力電圧
が発生される。実際には、トリツプ電圧は、シリ
コンのエネルギバンドギヤツプ電圧の２倍即ち
1.26ボルトの２倍を選択する。これは、比較器の
入力抵抗の値を適当に選択することによつてなさ
れる。
Ｎウエル装置については、電圧降下は容易に検
知することはできない。詳細に言えば、Ｐウエル
装置に使用された電圧分割比較回路はＮウエル装
置には使用できない。何故ならば、この回路をそ
のままＮウエル装置に使用すると、比較器が電圧
降下を発生したVDDを参照するからである。
知することはできない。詳細に言えば、Ｐウエル
装置に使用された電圧分割比較回路はＮウエル装
置には使用できない。何故ならば、この回路をそ
のままＮウエル装置に使用すると、比較器が電圧
降下を発生したVDDを参照するからである。
問題点を解決するための手段
そこで、本発明によるならば、Ｎウエル型半導
体装置の電源電圧が、所定の参照電圧をよりも低
く降下したことを検知することができる安定した
電圧基準を有する回路が提供される。更に、本発
明による回路は、問題のメモリ装置の読み書きを
禁止する論理信号を発生する比較器を有してい
る。
体装置の電源電圧が、所定の参照電圧をよりも低
く降下したことを検知することができる安定した
電圧基準を有する回路が提供される。更に、本発
明による回路は、問題のメモリ装置の読み書きを
禁止する論理信号を発生する比較器を有してい
る。
実際には、比較器のバンドギヤツプを電源電圧
レベルVDDと比較する代わりに、比較器はその基
準として接地レベルあるいはVssを使用する。
レベルVDDと比較する代わりに、比較器はその基
準として接地レベルあるいはVssを使用する。
本発明に従えば、切り換えキヤパシタ回路が、
バンドギヤツプ基準回路の生成する参照電圧を記
憶し、この参照電圧を電源電圧VCCあるいは電池
電圧VBATTと比較する。切り換えキヤパシタ回路
は、参照電圧サンプリング中はオペレーシヨナル
アンプとして動作し、これに続く比較動作におい
ては比較器として動作する信号増幅器を使用す
る。この構成は、増幅素子の合計数を減じるの
で、装置全体での素子数を減少する。
バンドギヤツプ基準回路の生成する参照電圧を記
憶し、この参照電圧を電源電圧VCCあるいは電池
電圧VBATTと比較する。切り換えキヤパシタ回路
は、参照電圧サンプリング中はオペレーシヨナル
アンプとして動作し、これに続く比較動作におい
ては比較器として動作する信号増幅器を使用す
る。この構成は、増幅素子の合計数を減じるの
で、装置全体での素子数を減少する。
更に、本発明は、自動“０”機能を特徴とす
る。自動“０”機能は、比較器の入力で動作サイ
クル間に発生するオフセツト電圧を短絡すること
によつて、実現される。
る。自動“０”機能は、比較器の入力で動作サイ
クル間に発生するオフセツト電圧を短絡すること
によつて、実現される。
実施例
以下、添付図面を参照して本発明を説明する。
第１図は、本発明に従う回路１３の構成を示
し、出力１７は、選択したＮウエルCMOS半導
体記憶装置（不図示）をデイスエイブルにする
“１”あるいは“０”の論理信号を出力する。好
ましい実施例においては、そのデイスエイブル動
作は、例えば５ボルトの10％以内に電源３９の電
圧レベルVDDまたはVBATTが十分に維持されている
かどうかによる。この論理信号は、この実施例の
場合、並列に互いに反対の向きに接続された１対
のインバータ２１により構成されるラツチ１９に
よつて、出力１７に保持される。
し、出力１７は、選択したＮウエルCMOS半導
体記憶装置（不図示）をデイスエイブルにする
“１”あるいは“０”の論理信号を出力する。好
ましい実施例においては、そのデイスエイブル動
作は、例えば５ボルトの10％以内に電源３９の電
圧レベルVDDまたはVBATTが十分に維持されている
かどうかによる。この論理信号は、この実施例の
場合、並列に互いに反対の向きに接続された１対
のインバータ２１により構成されるラツチ１９に
よつて、出力１７に保持される。
動作の第１モードの間は、第５図に示すよう
に、増幅器３１は比較器として構成される。その
論理信号は、スイツチ３３を介して出力される。
そのスイツチ３３は、例えば、クロツク“φA”
が“１”にセツトされて比較器３１の出力がラツ
チ１９に出力される期間と定義することができる
第１の動作のフエイズの間は閉じており、一方、
比較器３１の出力からラツチ１９を分離するため
にクロツク“φA”が“０”のときは開放してい
るトランスミツシヨンゲートである。
に、増幅器３１は比較器として構成される。その
論理信号は、スイツチ３３を介して出力される。
そのスイツチ３３は、例えば、クロツク“φA”
が“１”にセツトされて比較器３１の出力がラツ
チ１９に出力される期間と定義することができる
第１の動作のフエイズの間は閉じており、一方、
比較器３１の出力からラツチ１９を分離するため
にクロツク“φA”が“０”のときは開放してい
るトランスミツシヨンゲートである。
この動作の間、増幅器３１は、電源３９におけ
るVDDまたは電源電圧が所定の閾値電圧VREFより
も低下したときに論理値“０”でない出力を発生
する電圧VREFは、一時的にキヤパシタＣ３すなわ
ち要素４３に生成され、最終的には増幅器３１の
反転入力に印加される。
るVDDまたは電源電圧が所定の閾値電圧VREFより
も低下したときに論理値“０”でない出力を発生
する電圧VREFは、一時的にキヤパシタＣ３すなわ
ち要素４３に生成され、最終的には増幅器３１の
反転入力に印加される。
様々なスイツチ３３，１３３，２３３，３３３
および４３３即ちトランスミツシヨンゲートが第
１図に示すように開放または閉成されている場合
（例えば、クロツク“φA”および“φAC”で制
御されるトランスミツシヨンゲート３３および４
３３は全て閉じ、クロツク“φB”、“φC”および
“φBC”で制御されるトランスミツシヨンゲート
１３３，２３３および３３３は全て開いている場
合）、ノード３６および３７において示される電
圧の値“2VBE”および“ΔVBE”は、それぞれ
キヤパシタＣ１およびＣ２すなわち要素４１およ
び４２にサンプルされる。電圧“2VBE”および
“ΔVBE”を生成する方法は、第４図を参照して
後述する。
および４３３即ちトランスミツシヨンゲートが第
１図に示すように開放または閉成されている場合
（例えば、クロツク“φA”および“φAC”で制
御されるトランスミツシヨンゲート３３および４
３３は全て閉じ、クロツク“φB”、“φC”および
“φBC”で制御されるトランスミツシヨンゲート
１３３，２３３および３３３は全て開いている場
合）、ノード３６および３７において示される電
圧の値“2VBE”および“ΔVBE”は、それぞれ
キヤパシタＣ１およびＣ２すなわち要素４１およ
び４２にサンプルされる。電圧“2VBE”および
“ΔVBE”を生成する方法は、第４図を参照して
後述する。
また、この同じクロツク“φA”の間に、キヤ
パシタＣ３（即ちキヤパシタ４３）存在する値
VREFが、前述のようにVDDあるいはVBATTと比較さ
れる。更に、増幅器３１の出力は出力線１７にラ
ツチされる。
パシタＣ３（即ちキヤパシタ４３）存在する値
VREFが、前述のようにVDDあるいはVBATTと比較さ
れる。更に、増幅器３１の出力は出力線１７にラ
ツチされる。
尚、第３図を参照して後述するサイクルと同一
である上記した動作の前のサイクルにおいて、
VREFがキヤパシタＣ３に設定されている。
である上記した動作の前のサイクルにおいて、
VREFがキヤパシタＣ３に設定されている。
増幅器３１の反転入力にVREFを印加するため
に、キヤパシタ４３（すなわちＣ３）に隣接した
ゲート４３３（φAC）が閉じる。
に、キヤパシタ４３（すなわちＣ３）に隣接した
ゲート４３３（φAC）が閉じる。
フエイズ“Ａ”およびフエイズ“Ｃ”の両期間
の間、各トランスミツシヨンゲート４３３は閉じ
る。一方、トランスミツシヨンゲート３３３
（“φBC”）は、第１図に示した状態の間は開放し
ているが、フエイズ“Ｂ”およびフエイズ“Ｃ”
の両期間の間は、後述するように、閉成してい
る。
の間、各トランスミツシヨンゲート４３３は閉じ
る。一方、トランスミツシヨンゲート３３３
（“φBC”）は、第１図に示した状態の間は開放し
ているが、フエイズ“Ｂ”およびフエイズ“Ｃ”
の両期間の間は、後述するように、閉成してい
る。
更に第１図に関して、クロツク“φA”の間、
選択したゲート１３３（“φB”）は開いており、
動作サイクルの間に実施される２つの動作、すな
わち、2VBEおよびΔVBEをそれぞれキヤパシタ
Ｃ１およびＣ２にサンプリングすることと、VREF
をキヤパシタ４３によつて増幅器３１の反転入力
に印加することとを分離している。その増幅器３
１の他方の入力には、回路１３によつてどちらが
監視されるかどうかにより電圧VDDまたは電池電
圧VBATTがゲート３３（“φA”）を介して印加され
る。
選択したゲート１３３（“φB”）は開いており、
動作サイクルの間に実施される２つの動作、すな
わち、2VBEおよびΔVBEをそれぞれキヤパシタ
Ｃ１およびＣ２にサンプリングすることと、VREF
をキヤパシタ４３によつて増幅器３１の反転入力
に印加することとを分離している。その増幅器３
１の他方の入力には、回路１３によつてどちらが
監視されるかどうかにより電圧VDDまたは電池電
圧VBATTがゲート３３（“φA”）を介して印加され
る。
第２図は、第１図の動作に続く“自動０”モー
ドにおける第１図に示した回路の状態を示してい
る。この“自動０”モードにおいて、クロツク
“φC”は“１”になり、スイツチ３３３はクロツ
ク“φC”によつて閉じている。この動作モード
の間は、増幅器３１の反転入力と非反転入力との
差である電圧VpsはキヤパシタCAZすなわちキヤ
パシタ４９にサンプルされる。かくして、サンプ
リング中は増幅器３１に発生した電圧オフセツト
が実際に補償される。換言すれば、サイクルが変
わるごとに各動作サイクルに１回、キヤパシタ
CAZに補償電圧を印加することにより、回路１
３はオフセツト電圧を自動的に０にする。これ
は、バンドギヤツプ電圧を 2VBE＋ΔVBE＝０ に設定することにより、すなわち、キヤパシタ
CAZの一端を接地することにより、実施される。
ドにおける第１図に示した回路の状態を示してい
る。この“自動０”モードにおいて、クロツク
“φC”は“１”になり、スイツチ３３３はクロツ
ク“φC”によつて閉じている。この動作モード
の間は、増幅器３１の反転入力と非反転入力との
差である電圧VpsはキヤパシタCAZすなわちキヤ
パシタ４９にサンプルされる。かくして、サンプ
リング中は増幅器３１に発生した電圧オフセツト
が実際に補償される。換言すれば、サイクルが変
わるごとに各動作サイクルに１回、キヤパシタ
CAZに補償電圧を印加することにより、回路１
３はオフセツト電圧を自動的に０にする。これ
は、バンドギヤツプ電圧を 2VBE＋ΔVBE＝０ に設定することにより、すなわち、キヤパシタ
CAZの一端を接地することにより、実施される。
換言すれば、第２図に示すように、オペレーシ
ヨンアンプ３１は、その反転入力と反対側のキヤ
パシタ４９（CAZ）の一端の電圧Vpsを受けてい
る。更に、キヤパシタ４９の他端はトランスミツ
シヨンゲート３３３を通じて接地されている。
ヨンアンプ３１は、その反転入力と反対側のキヤ
パシタ４９（CAZ）の一端の電圧Vpsを受けてい
る。更に、キヤパシタ４９の他端はトランスミツ
シヨンゲート３３３を通じて接地されている。
更に、次の動作サイクルに備えて、キヤパシタ
４３も放電あるいは接地されている。
４３も放電あるいは接地されている。
次に、第３図は、次の動作モードにある第１図
及び第２図に示した回路の状態を示している。こ
のフエイズでは、VREFは、キヤパシタＣ１および
Ｃ２を放電することによつてキヤパシタＣ３に生
成されている。更に、クロツク“φB”が“１”
であり、クロツク“φA”及び“φC”が“０”に
設定されている。
及び第２図に示した回路の状態を示している。こ
のフエイズでは、VREFは、キヤパシタＣ１および
Ｃ２を放電することによつてキヤパシタＣ３に生
成されている。更に、クロツク“φB”が“１”
であり、クロツク“φA”及び“φC”が“０”に
設定されている。
詳細には、第３図の回路１３では、増幅器３１
が、第１図に示したような比較器としてではな
く、第２図に示した分離された素子のように、オ
ペレーシヨナルアンプとして動作する。VREFは、
トランスミツシヨンゲート３３（φ“Ａ”）を開
き、トランスミツシヨンゲート１３３（φ“Ｂ”）
を閉じることによつて、キヤパシタＣ１から
“2VBE”とキヤパシタＣ２から“ΔVBE”とを
加算することによりキヤパシタＣ３の両端間に生
成されている。
が、第１図に示したような比較器としてではな
く、第２図に示した分離された素子のように、オ
ペレーシヨナルアンプとして動作する。VREFは、
トランスミツシヨンゲート３３（φ“Ａ”）を開
き、トランスミツシヨンゲート１３３（φ“Ｂ”）
を閉じることによつて、キヤパシタＣ１から
“2VBE”とキヤパシタＣ２から“ΔVBE”とを
加算することによりキヤパシタＣ３の両端間に生
成されている。
このサイクルの間、VDDおよび／またはVBATT
は、接続されておらず、増幅器３１の非反転入力
は接地状態に保たれている。
は、接続されておらず、増幅器３１の非反転入力
は接地状態に保たれている。
電圧オフセツトVpsは、次のサイクル“φA”に
備えてキヤパシタCAZに保持されている。
備えてキヤパシタCAZに保持されている。
第４図は、従来技術による入力値“VBE”お
よび“ΔVBE”の生成方法を示している。より
詳細には、これらの各値を安定する望ましい方法
は、２つの並列トランジスタＱ１およびＱ２（例
えばnpnトランジスタ５５および５６）のベース
とコレクタとを接地し、所定の互いに異なる電流
量の電流xIcおよびIcをこれらトランジスタの各
エミツタに供給する。なお、“ｘ”はトランジス
タＱ１のエミツタに入力するために選択された電
流量の係数である。トランジスタＱ２は、入力さ
れる電流レベルIcに対してその電流密度を減少す
るように複数のエミツタを備えている。かくし
て、トランジスタＱ１のエミツタは電圧レベル
“1VBE”に設定され、トランジスタＱ２のエミ
ツタとトランジスタＱ１のエミツタとの間の電圧
差は電圧レベル“ΔVBE”に設定される。単に
所望の電流レベルに応じた適当な値の抵抗を各エ
ミツタに直列に接続するだけで、電流源xIcおよ
びIcすなわち素子５７および５８は、構成でき
る。第１図乃至第３図のノード３６に必要な値
“2VBE”を生成させるには、従来の技術に従つ
て、２つのトランジスタＱ１を直列に配置する。
よび“ΔVBE”の生成方法を示している。より
詳細には、これらの各値を安定する望ましい方法
は、２つの並列トランジスタＱ１およびＱ２（例
えばnpnトランジスタ５５および５６）のベース
とコレクタとを接地し、所定の互いに異なる電流
量の電流xIcおよびIcをこれらトランジスタの各
エミツタに供給する。なお、“ｘ”はトランジス
タＱ１のエミツタに入力するために選択された電
流量の係数である。トランジスタＱ２は、入力さ
れる電流レベルIcに対してその電流密度を減少す
るように複数のエミツタを備えている。かくし
て、トランジスタＱ１のエミツタは電圧レベル
“1VBE”に設定され、トランジスタＱ２のエミ
ツタとトランジスタＱ１のエミツタとの間の電圧
差は電圧レベル“ΔVBE”に設定される。単に
所望の電流レベルに応じた適当な値の抵抗を各エ
ミツタに直列に接続するだけで、電流源xIcおよ
びIcすなわち素子５７および５８は、構成でき
る。第１図乃至第３図のノード３６に必要な値
“2VBE”を生成させるには、従来の技術に従つ
て、２つのトランジスタＱ１を直列に配置する。
第５図は、装置全体の素子数を増加させない
で、比較器としてもオペレーシヨナルアンプとし
ても動作する増幅器３１の構成を示している。増
幅器３１は、差動増幅段３１′と出力増幅段３
１″とを含んでいる。
で、比較器としてもオペレーシヨナルアンプとし
ても動作する増幅器３１の構成を示している。増
幅器３１は、差動増幅段３１′と出力増幅段３
１″とを含んでいる。
差動増幅段３１′は、周知の如く、それぞれ定
電流源７７を介して電源VDDに接続されたｐチヤ
ネルMOSトランジスタ７１および７２を備えて
いる。図示の如く、これらトランジスタ７１およ
び７２のゲートは、既に述べた反転入力と非反転
入力をそれぞれ構成している。
電流源７７を介して電源VDDに接続されたｐチヤ
ネルMOSトランジスタ７１および７２を備えて
いる。図示の如く、これらトランジスタ７１およ
び７２のゲートは、既に述べた反転入力と非反転
入力をそれぞれ構成している。
差動増幅段３１′は、更に、そのドレインをVss
に接続された即ち接地されたｎチヤネルMOSト
ランジスタ７３および７４を備えている。トラン
ジスタ７３および７４は、それぞれのソースがｐ
チヤネルトランジスタ７１および７２の各々のソ
ーソに接続されている。更に、ｎチヤネルトラン
ジスタ７３および７４のゲートは、互いに接続さ
れていると共に、ｎチヤネルトランジスタ７３の
ソースに接続されている。この接続により、カレ
ントミラー回路が構成され、トランジスタ７１お
よび７３を流れる電流がトランジスタ７４を流れ
る電流と等しくなる。
に接続された即ち接地されたｎチヤネルMOSト
ランジスタ７３および７４を備えている。トラン
ジスタ７３および７４は、それぞれのソースがｐ
チヤネルトランジスタ７１および７２の各々のソ
ーソに接続されている。更に、ｎチヤネルトラン
ジスタ７３および７４のゲートは、互いに接続さ
れていると共に、ｎチヤネルトランジスタ７３の
ソースに接続されている。この接続により、カレ
ントミラー回路が構成され、トランジスタ７１お
よび７３を流れる電流がトランジスタ７４を流れ
る電流と等しくなる。
増幅器３１の出力増幅段では、ｎチヤネルトラ
ンジスタ９１のドレインが接地され、そのソース
にはVDDからの所定の定電流レベルが供給されて
いる。両者の間のノード７８′は増幅器３１の出
力、即ち、Vputである。このノードは、既に述べ
たように、スイツチ３３に接続される。
ンジスタ９１のドレインが接地され、そのソース
にはVDDからの所定の定電流レベルが供給されて
いる。両者の間のノード７８′は増幅器３１の出
力、即ち、Vputである。このノードは、既に述べ
たように、スイツチ３３に接続される。
更に、ノード７８′は、制御可能のトランスミ
ツヨンゲート即ちスイツチ８３の安定化キヤパシ
タ“Cc”に接続されている。換言すれば、増幅器
３１をオペレーシヨナルアンプとして動作させる
には、増幅器３１が高利得で安定していることが
重要である。かくして、ゲート８３が閉じられ、
キヤパシタ８４が接続されて安定化のために回路
内でアクテイブになる。制御線８２は、“TG1”
として示すトランスミツシヨンゲート８３の動作
を制御する。いかなる場合にも、ゲイントランジ
スタ９１は、差動増幅器３１′の出力ノード７５
により制御され、影響される。
ツヨンゲート即ちスイツチ８３の安定化キヤパシ
タ“Cc”に接続されている。換言すれば、増幅器
３１をオペレーシヨナルアンプとして動作させる
には、増幅器３１が高利得で安定していることが
重要である。かくして、ゲート８３が閉じられ、
キヤパシタ８４が接続されて安定化のために回路
内でアクテイブになる。制御線８２は、“TG1”
として示すトランスミツシヨンゲート８３の動作
を制御する。いかなる場合にも、ゲイントランジ
スタ９１は、差動増幅器３１′の出力ノード７５
により制御され、影響される。
上述した開示内容に基づき当業者が本発明の他
の態様を創案したとしても、それは当然に本発明
の範囲内にあるものである。従つて、本発明の範
囲は特許請求の範囲の記載に基づいて判断される
べきである。
の態様を創案したとしても、それは当然に本発明
の範囲内にあるものである。従つて、本発明の範
囲は特許請求の範囲の記載に基づいて判断される
べきである。
第１図は、2VBEおよびΔVBEが対応する記憶
用キヤパシタにサンプルされる状態にある本発明
に従う電源監視回路の構成を示す回路図、第２図
は、バンドギヤツプ比較回路が入力キヤパシタ
CAZに出力電圧をサンプルする状態にある本発
明に従う電源監視回路の構成を示す回路図、第３
図は、参照キヤパシタＣ３の両端間にVREFを発生
させる状態にある本発明に従う電源監視回路の構
成を示す回路図、第４図は、一方が他方の２倍で
あつて互いに異なる第１および第２のVBEの値
を生成する回路を示す図、第５図は、本発明に従
つてオペレーシヨナルアンプとしてそして比較器
として高利得に構成できる増幅器を示す図であ
る。 〔主な参照番号〕、１３……電源監視回路、１
７……出力、１９……ラツチ、３１……増幅器、
３３，１３３，２３３，３３３，４３３……スイ
ツチ、４１，４２，４３，４９，８４……キヤパ
シタ、５５，５６，７１，７２，７３，７４，９
１……トランジスタ、５７，５８，７７，７８…
…定電流源、８３……トランスフアーゲート。
用キヤパシタにサンプルされる状態にある本発明
に従う電源監視回路の構成を示す回路図、第２図
は、バンドギヤツプ比較回路が入力キヤパシタ
CAZに出力電圧をサンプルする状態にある本発
明に従う電源監視回路の構成を示す回路図、第３
図は、参照キヤパシタＣ３の両端間にVREFを発生
させる状態にある本発明に従う電源監視回路の構
成を示す回路図、第４図は、一方が他方の２倍で
あつて互いに異なる第１および第２のVBEの値
を生成する回路を示す図、第５図は、本発明に従
つてオペレーシヨナルアンプとしてそして比較器
として高利得に構成できる増幅器を示す図であ
る。 〔主な参照番号〕、１３……電源監視回路、１
７……出力、１９……ラツチ、３１……増幅器、
３３，１３３，２３３，３３３，４３３……スイ
ツチ、４１，４２，４３，４９，８４……キヤパ
シタ、５５，５６，７１，７２，７３，７４，９
１……トランジスタ、５７，５８，７７，７８…
…定電流源、８３……トランスフアーゲート。
Claims (1)
- 【特許請求の範囲】 １ 参照電圧をサンプリングして、その電圧を引
き続いて転送するために保持するキヤパシタ手段
と、 非反転入力と反転入力を有しており、監視する
電源の電圧レベルと前記参照電圧とを比較し、前
記監視する電圧と前記参照電圧との間の有意な変
化を示す出力信号を発生する増幅手段と、 比較動作中に前記増幅手段が発生した電圧オフ
セツトを補償するオフセツト補償手段と、 サンプリングを完了した後の前記キヤパシタ手
段から、バンドギヤツプ参照電圧の転送を受け、
前記増幅手段の入力に電気的に接続されて、保持
されている参照電圧と前記監視する電圧レベルと
の比較を可能とする記憶手段と を備えることを特徴とするＮチヤネルCMOS回
路の電源監視回路。 ２ 前記オフセツト補償手段が、電圧オフセツト
を記憶するキヤパシタを備えることを特徴とする
特許請求の範囲第１項に記載の電源監視回路。 ３ 前記オフセツト補償手段が、前記増幅手段の
出力をその入力のひとつに接続する手段を有して
いることを特徴とする特許請求の範囲第１項に記
載の電源監視回路。 ４ 前記参照電圧が、比較に先立つて前記オフセ
ツト補償手段によつて変更されることを特徴とす
る特許請求の範囲第１項に記載の電源監視回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US06/771,319 US4714843A (en) | 1985-08-30 | 1985-08-30 | Semiconductor chip power supply monitor circuit arrangement |
| US771,319 | 1985-08-30 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6285458A JPS6285458A (ja) | 1987-04-18 |
| JPH0556600B2 true JPH0556600B2 (ja) | 1993-08-19 |
Family
ID=25091432
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61205004A Granted JPS6285458A (ja) | 1985-08-30 | 1986-08-30 | 半導体チツプのための電源監視回路 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US4714843A (ja) |
| EP (1) | EP0214049B1 (ja) |
| JP (1) | JPS6285458A (ja) |
| KR (1) | KR950010129B1 (ja) |
| AT (1) | ATE60953T1 (ja) |
| DE (1) | DE3677557D1 (ja) |
Families Citing this family (22)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5168179A (en) * | 1988-11-04 | 1992-12-01 | Silicon Systems, Inc. | Balanced modulator for auto zero networks |
| FR2641924B1 (fr) * | 1988-12-28 | 1991-05-03 | Sgs Thomson Microelectronics | Generateur de forme d'onde de signal analogique |
| US5276367A (en) * | 1990-05-14 | 1994-01-04 | Kabushiki Kaisha Komatsu Seisakusho | Offset drift reducing device for use in a differential amplification circuit |
| US5059820A (en) * | 1990-09-19 | 1991-10-22 | Motorola, Inc. | Switched capacitor bandgap reference circuit having a time multiplexed bipolar transistor |
| JP3337241B2 (ja) * | 1991-07-26 | 2002-10-21 | テキサス インスツルメンツ インコーポレイテツド | 改良型多重チャンネル・センサーインターフェース回路とその製造方法 |
| NL9200327A (nl) * | 1992-02-21 | 1993-09-16 | Sierra Semiconductor Bv | Offset-gecompenseerde bemonsterinrichting en werkwijze voor de bediening daarvan. |
| US5341050A (en) * | 1992-03-20 | 1994-08-23 | Hughes Aircraft Company | Switched capacitor amplifier circuit operating without serially coupled amplifiers |
| US5287068A (en) * | 1992-08-27 | 1994-02-15 | Harris Corporation | Comparator amplifier |
| US5408174A (en) * | 1993-06-25 | 1995-04-18 | At&T Corp. | Switched capacitor current reference |
| US5534815A (en) * | 1994-07-29 | 1996-07-09 | Hewlett-Packard Company | Switching circuit for signal sampling with reduced residual charge effects |
| US5847599A (en) * | 1996-03-07 | 1998-12-08 | Omnivision Technologies Inc. | Stable fast settling sense amplifier |
| EP1055284A1 (en) * | 1998-11-12 | 2000-11-29 | Koninklijke Philips Electronics N.V. | Circuit comprising means for reducing the dc-offset and the noise produced by an amplifier |
| US6060874A (en) * | 1999-07-22 | 2000-05-09 | Burr-Brown Corporation | Method of curvature compensation, offset compensation, and capacitance trimming of a switched capacitor band gap reference |
| US7068203B2 (en) * | 2003-12-31 | 2006-06-27 | Texas Instruments Incorporated | Switched-capacitor circuits with reduced finite-gain effect |
| JP4209377B2 (ja) * | 2004-10-20 | 2009-01-14 | 株式会社ルネサステクノロジ | 半導体装置 |
| US20060164128A1 (en) * | 2005-01-21 | 2006-07-27 | Miller Ira G | Low current power supply monitor circuit |
| US8874394B2 (en) | 2008-12-05 | 2014-10-28 | Nxp, B.V. | Simple and stable reference for IR-drop and supply noise measurements |
| US8810311B2 (en) * | 2012-03-14 | 2014-08-19 | Texas Instruments Incorporated | Auto-zeroed amplifier with low input leakage |
| US8937468B2 (en) * | 2012-08-13 | 2015-01-20 | Northrop Grumman Systems Corporation | Power supply systems and methods |
| DE102017127477B4 (de) * | 2017-11-21 | 2022-12-29 | Infineon Technologies Ag | Vorrichtung und Verfahren zur Erzeugung einer Referenzspannung |
| US10733391B1 (en) | 2019-03-08 | 2020-08-04 | Analog Devices International Unlimited Company | Switching scheme for low offset switched-capacitor integrators |
| GB2619290A (en) * | 2022-05-29 | 2023-12-06 | Dukosi Ltd | Battery management system and monitoring devices |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4404525A (en) * | 1981-03-03 | 1983-09-13 | American Microsystems, Inc. | Switched capacitor gain stage with offset and switch feedthrough cancellation scheme |
| US4393351A (en) * | 1981-07-27 | 1983-07-12 | American Microsystems, Inc. | Offset compensation for switched capacitor integrators |
| US4439693A (en) * | 1981-10-30 | 1984-03-27 | Hughes Aircraft Co. | Sample and hold circuit with improved offset compensation |
| US4496858A (en) * | 1981-12-24 | 1985-01-29 | Motorola, Inc. | Frequency to voltage converter |
| US4429282A (en) * | 1982-02-08 | 1984-01-31 | Bell Telephone Laboratories, Incorporated | Offset-nulled sample-and-hold amplifier |
| AT375497B (de) * | 1982-04-19 | 1984-08-10 | Schrack Elektronik Ag | Schaltungsanordnung zur ueberwachung einer mit einem akkumulator als ersatzstromquelle ausgebildeten stromversorgungsanlage |
| US4578646A (en) * | 1984-02-08 | 1986-03-25 | Hitachi, Ltd | Integral-type small signal input circuit |
-
1985
- 1985-08-30 US US06/771,319 patent/US4714843A/en not_active Expired - Lifetime
-
1986
- 1986-08-22 DE DE8686401864T patent/DE3677557D1/de not_active Expired - Lifetime
- 1986-08-22 AT AT86401864T patent/ATE60953T1/de not_active IP Right Cessation
- 1986-08-22 EP EP86401864A patent/EP0214049B1/en not_active Expired - Lifetime
- 1986-08-29 KR KR1019860007208A patent/KR950010129B1/ko not_active Expired - Fee Related
- 1986-08-30 JP JP61205004A patent/JPS6285458A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| ATE60953T1 (de) | 1991-03-15 |
| KR870002649A (ko) | 1987-04-06 |
| DE3677557D1 (de) | 1991-03-28 |
| EP0214049A1 (en) | 1987-03-11 |
| EP0214049B1 (en) | 1991-02-20 |
| US4714843A (en) | 1987-12-22 |
| JPS6285458A (ja) | 1987-04-18 |
| KR950010129B1 (ko) | 1995-09-07 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |