JPH0556667B2 - - Google Patents
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- JPH0556667B2 JPH0556667B2 JP59230483A JP23048384A JPH0556667B2 JP H0556667 B2 JPH0556667 B2 JP H0556667B2 JP 59230483 A JP59230483 A JP 59230483A JP 23048384 A JP23048384 A JP 23048384A JP H0556667 B2 JPH0556667 B2 JP H0556667B2
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- semiconductor device
- insulating
- bipolar transistor
- device structure
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D12/00—Bipolar devices controlled by the field effect, e.g. insulated-gate bipolar transistors [IGBT]
- H10D12/411—Insulated-gate bipolar transistors [IGBT]
- H10D12/421—Insulated-gate bipolar transistors [IGBT] on insulating layers or insulating substrates, e.g. thin-film IGBTs
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
- H10D86/201—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates the substrates comprising an insulating layer on a semiconductor body, e.g. SOI
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
- H10W10/01—Manufacture or treatment
- H10W10/011—Manufacture or treatment of isolation regions comprising dielectric materials
- H10W10/019—Manufacture or treatment of isolation regions comprising dielectric materials using epitaxial passivated integrated circuit [EPIC] processes
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
- H10W10/10—Isolation regions comprising dielectric materials
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- Element Separation (AREA)
- Thin Film Transistor (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】
発明の背景
本発明は、互いに電気的に分離されまた半導体
デバイス構造の基板からも電気的に分離されてい
る（絶縁ゲート型バイポーラ・トランジスタ）と
その他の半導体デバイスとを有する半導体デバイ
ス構造に関する。
デバイス構造の基板からも電気的に分離されてい
る（絶縁ゲート型バイポーラ・トランジスタ）と
その他の半導体デバイスとを有する半導体デバイ
ス構造に関する。
絶縁ゲート型バイポーラ・トランジスタ、バイ
ポーラ動作（すなわち、電子および正孔の両者に
よる電流電導）により低いオン抵抗を実現し、そ
の絶縁ゲートを制御するためにゲート回路に低い
電力のみを必要とするトランジスタであり、以
下、本明細書では単に絶縁ゲート型トランジスタ
またはIGTと略称する。いわゆる縦型のIGTは大
電流をオン及びオフにスイツチングするための電
力制御用デバイスとして機能するのに特に適して
いる。
ポーラ動作（すなわち、電子および正孔の両者に
よる電流電導）により低いオン抵抗を実現し、そ
の絶縁ゲートを制御するためにゲート回路に低い
電力のみを必要とするトランジスタであり、以
下、本明細書では単に絶縁ゲート型トランジスタ
またはIGTと略称する。いわゆる縦型のIGTは大
電流をオン及びオフにスイツチングするための電
力制御用デバイスとして機能するのに特に適して
いる。
「縦型」とは、デバイス電流がウエーハを「縦
方向」すなわち「垂直方向」に流れるようにウエ
ーハの対向する両面にそれぞれ配置された二つの
主電流電極を有するデバイスを意味する。縦型
IGTは、例えば、1983年４月７日に出願された米
国特許第483009号に記載されている。
方向」すなわち「垂直方向」に流れるようにウエ
ーハの対向する両面にそれぞれ配置された二つの
主電流電極を有するデバイスを意味する。縦型
IGTは、例えば、1983年４月７日に出願された米
国特許第483009号に記載されている。
電極制御用デバイスの動作をその制御電極すな
わちゲート電極のバイアスにより制御するために
使用される信号レベル用半導体デバイスとともに
モノリシツク半導体デバイス構造体中に電力制御
用デバイスを構成することはしばしば望ましいこ
とである。しかしながら、これは電力制御用デバ
イスと信号レベル用デバイスとの間に破壊的な短
絡回路が形成されるのを避けるために電力制御用
デバイスと信号レベル用デバイスとの間の絶縁分
離を必要とする。このような絶縁分離は従来にお
いてはモノリシツク半導体デバイス構造体中に基
板、複数の絶縁タブおよび複数の半導体デバイス
を組み入れ、少なくとも一つの半導体デバイスを
各絶縁タブ内に配設することにより達成されてい
る。絶縁タブはこの絶縁タブ内のそれぞれのデバ
イスをその他の各タブ内のデバイスからおよび基
板から絶縁分離する。上述した従来の半導体デバ
イス構造体は、本発明の好適実施例に関連して以
下に説明するように、二つの基本的なバリエーシ
ヨンがある。
わちゲート電極のバイアスにより制御するために
使用される信号レベル用半導体デバイスとともに
モノリシツク半導体デバイス構造体中に電力制御
用デバイスを構成することはしばしば望ましいこ
とである。しかしながら、これは電力制御用デバ
イスと信号レベル用デバイスとの間に破壊的な短
絡回路が形成されるのを避けるために電力制御用
デバイスと信号レベル用デバイスとの間の絶縁分
離を必要とする。このような絶縁分離は従来にお
いてはモノリシツク半導体デバイス構造体中に基
板、複数の絶縁タブおよび複数の半導体デバイス
を組み入れ、少なくとも一つの半導体デバイスを
各絶縁タブ内に配設することにより達成されてい
る。絶縁タブはこの絶縁タブ内のそれぞれのデバ
イスをその他の各タブ内のデバイスからおよび基
板から絶縁分離する。上述した従来の半導体デバ
イス構造体は、本発明の好適実施例に関連して以
下に説明するように、二つの基本的なバリエーシ
ヨンがある。
上述した従来の半導体デバイス構造体において
は、含まれる電力制御用デバイスをいわゆる「ラ
テラル型」構造に構成することが典型的である。
このラテラル型構造は、すべてのデバイス電極が
一方の表面に設けられ、デバイスの主電流の流れ
がデバイス内を横方向に発生するものである。ラ
テラル型IGTの例が、1982年12月13日に出願され
た米国特許出願第449321号に記載され請求されて
いる。上述の特許出願に記載されているようなラ
テラル型IGTの一つの欠点は電流容量が縦型IGT
の電流容量よりもかなり低いことである。従つ
て、大電流容量を有するラテラル型IGTを提供す
ることが望ましい。更に、このような大電流容量
を有するIGTは複数の半導体デバイス間を絶縁分
離した半導体デバイス構造体内に形成されること
が好ましいものである。
は、含まれる電力制御用デバイスをいわゆる「ラ
テラル型」構造に構成することが典型的である。
このラテラル型構造は、すべてのデバイス電極が
一方の表面に設けられ、デバイスの主電流の流れ
がデバイス内を横方向に発生するものである。ラ
テラル型IGTの例が、1982年12月13日に出願され
た米国特許出願第449321号に記載され請求されて
いる。上述の特許出願に記載されているようなラ
テラル型IGTの一つの欠点は電流容量が縦型IGT
の電流容量よりもかなり低いことである。従つ
て、大電流容量を有するラテラル型IGTを提供す
ることが望ましい。更に、このような大電流容量
を有するIGTは複数の半導体デバイス間を絶縁分
離した半導体デバイス構造体内に形成されること
が好ましいものである。
発明の目的
本発明の目的は、互いに絶縁分離された、大電
流容量を有するIGTとその他の半導体デバイスを
含む半導体デバイス構造を提供することにある。
流容量を有するIGTとその他の半導体デバイスを
含む半導体デバイス構造を提供することにある。
本発明の他の目的は、電界リングを必要とする
ことなく高電圧で作動し得る絶縁分離されたIGT
を含む半導体デバイス構造を提供することにあ
る。
ことなく高電圧で作動し得る絶縁分離されたIGT
を含む半導体デバイス構造を提供することにあ
る。
本発明の別の目的は、絶縁分離されたIGTを含
む、従来の半導体デバイス処理技術を形成できる
半導体デバイス構造を提供することにある。
む、従来の半導体デバイス処理技術を形成できる
半導体デバイス構造を提供することにある。
発明の概要
本発明の上述の目的および他の目的を達成する
ために、特に好適な太陽の半導体デバイス構造で
は、基板と基板上に配設された複数の絶縁タブと
を含む。各絶縁タブ内には少なくとも一つの半導
体デバイスが配設され、一つの絶縁タブ内には
IGTが配設されている。絶縁タブは、各絶縁タブ
内に配設されたそれぞれの半導体デバイスを他の
タブ内のデバイスおよび基板から絶縁分離する。
上記IGTは、ソース領域、ベース領域、電圧支持
領域および少数キヤリア注入領域をこの順で連続
的に隣接して有しており、これらの領域はほぼ平
坦な１つの主面から半導体デバイス構造体内へ延
在している。IGTの隣り合う対の領域間の界面は
全体的に上記主面を横切る方向に配列されてい
る。このように配列された上記界面を持つIGTは
大電流容量を達成し、また電界リングを必要とす
ることなく高電圧動作を達成し、また従来の技術
を使用して製造することが出来る。
ために、特に好適な太陽の半導体デバイス構造で
は、基板と基板上に配設された複数の絶縁タブと
を含む。各絶縁タブ内には少なくとも一つの半導
体デバイスが配設され、一つの絶縁タブ内には
IGTが配設されている。絶縁タブは、各絶縁タブ
内に配設されたそれぞれの半導体デバイスを他の
タブ内のデバイスおよび基板から絶縁分離する。
上記IGTは、ソース領域、ベース領域、電圧支持
領域および少数キヤリア注入領域をこの順で連続
的に隣接して有しており、これらの領域はほぼ平
坦な１つの主面から半導体デバイス構造体内へ延
在している。IGTの隣り合う対の領域間の界面は
全体的に上記主面を横切る方向に配列されてい
る。このように配列された上記界面を持つIGTは
大電流容量を達成し、また電界リングを必要とす
ることなく高電圧動作を達成し、また従来の技術
を使用して製造することが出来る。
新規と考えられる本発明の特徴は特許請求の範
囲に記載されているが、本発明およびその他の目
的は図面を参照した以下の説明により更によく理
解されよう。
囲に記載されているが、本発明およびその他の目
的は図面を参照した以下の説明により更によく理
解されよう。
好適実施例の説明
第１図には、本発明による半導体デバイス構造
体１０の一部が示されている。この半導体デバイ
ス構造体１０は好ましくはポリシリコンで形成さ
れた基板１２を含む。デバイス構造体１０は基板
１２上に配設された絶縁タブ１４および１６、並
びに絶縁タブ１４および１６内にそれぞれ配設さ
れた半導体デバイス１８および２０を有してい
る。絶縁タブ１４は半導体デバイス１８を基板１
２および半導体デバイス２０から絶縁分離する。
絶縁タブ１６は半導体デバイス２０を基板１２お
よび半導体デバイス１８から絶縁分離する。絶縁
タブ１４および１６は好ましくは二酸化シリコン
で構成されるが、他の絶縁材料または半絶縁多結
晶質の酸素ドープしたシリコン（SIPOS）よう
な半絶縁材料で構成してもよい。
体１０の一部が示されている。この半導体デバイ
ス構造体１０は好ましくはポリシリコンで形成さ
れた基板１２を含む。デバイス構造体１０は基板
１２上に配設された絶縁タブ１４および１６、並
びに絶縁タブ１４および１６内にそれぞれ配設さ
れた半導体デバイス１８および２０を有してい
る。絶縁タブ１４は半導体デバイス１８を基板１
２および半導体デバイス２０から絶縁分離する。
絶縁タブ１６は半導体デバイス２０を基板１２お
よび半導体デバイス１８から絶縁分離する。絶縁
タブ１４および１６は好ましくは二酸化シリコン
で構成されるが、他の絶縁材料または半絶縁多結
晶質の酸素ドープしたシリコン（SIPOS）よう
な半絶縁材料で構成してもよい。
半導体デバイス１８はIGTを構成していて、Ｎ
＋ソース領域２２、Ｐベース領域２４、Ｎ型電圧
支持領域２６およびＰ＋少数キヤリア注入領域２
８をこの順に連続的に横方向に隣接して有してい
る。こゝで、文字「Ｐ」および「Ｎ」はＰおよび
Ｎ導電型半導体材料を示し、記号「＋」は高ドー
パント濃度を示すものである。IGT１８は、更に
その上側部分に、ソース領域２２に隣接したソー
ス電極３０、Ｐ＋少数キヤリア注入領域２８に隣
接したドレイン電極３２、および半導体デバイス
構造体１０の上側部分上に一般に配設される絶縁
層３８の部分３６によつてＰベース領域２４から
絶縁されて隔たつて配設されている制御電極すな
わちゲート電極３４を含む。IGTの領域２２，２
４，２６および２８は好ましくはシリコン半導体
材料から構成されるが、代りに例えばヒ化ガリウ
ム半導体材料で構成してもよい。IGTの領域２
２，２４，２６および２８は、平坦であるウエー
ハ表面２９から半導体デバイス構造体１０の中に
延在している。これらの領域は、第１図において
上から見た場合に、細長い矩形の形状を持つこと
が好ましく、例えばドレイン電極３２はＰ＋少数
キヤリア注入領域２８と同じ形状であり、Ｐ＋少
数キヤリア注入領域２８と同様に半導体デバイス
構造体１０の後方に向つて伸びている。IGT１８
の領域２２，２４，２６および２８の後方の境界
（図示せず）は絶縁タブ１４の後方の境界（図示
せず）と隣接している。
＋ソース領域２２、Ｐベース領域２４、Ｎ型電圧
支持領域２６およびＰ＋少数キヤリア注入領域２
８をこの順に連続的に横方向に隣接して有してい
る。こゝで、文字「Ｐ」および「Ｎ」はＰおよび
Ｎ導電型半導体材料を示し、記号「＋」は高ドー
パント濃度を示すものである。IGT１８は、更に
その上側部分に、ソース領域２２に隣接したソー
ス電極３０、Ｐ＋少数キヤリア注入領域２８に隣
接したドレイン電極３２、および半導体デバイス
構造体１０の上側部分上に一般に配設される絶縁
層３８の部分３６によつてＰベース領域２４から
絶縁されて隔たつて配設されている制御電極すな
わちゲート電極３４を含む。IGTの領域２２，２
４，２６および２８は好ましくはシリコン半導体
材料から構成されるが、代りに例えばヒ化ガリウ
ム半導体材料で構成してもよい。IGTの領域２
２，２４，２６および２８は、平坦であるウエー
ハ表面２９から半導体デバイス構造体１０の中に
延在している。これらの領域は、第１図において
上から見た場合に、細長い矩形の形状を持つこと
が好ましく、例えばドレイン電極３２はＰ＋少数
キヤリア注入領域２８と同じ形状であり、Ｐ＋少
数キヤリア注入領域２８と同様に半導体デバイス
構造体１０の後方に向つて伸びている。IGT１８
の領域２２，２４，２６および２８の後方の境界
（図示せず）は絶縁タブ１４の後方の境界（図示
せず）と隣接している。
IGT１８においては、領域２２と２４は互いに
界面４０において隣接しており、領域２４と２６
は互いに界面４２において隣接しており、領域２
６と２８は互いに界面４４において隣接してい
る。本発明によれば、界面４２および４４は全体
的デバイス構造体の主面２９を横切る方向に好ま
しくは直交する方向に向けられている。後者の界
面４４がこのように方向付けられている場合に
は、少数キヤリア注入領域２８によつて電圧支持
領域２６内へ注入される少数キヤリアは直ちに電
圧支持層２６を介して水平流路（図示せず）内へ
向けられる。このような領域は（IGT１８の他の
領域も同様であるが）実際には図示のものよりも
非常に薄い。これはこのような注入された少数キ
ヤリアの移動する長さを最少にし、その結果IGT
１８は従来の縦型構造のIGTで達成し得る電流容
量と同程度の高レベルの電流容量を都合よく達成
する。界面４２と４４が上述したように方向付け
られている場合には、これらの界面における電界
湾曲作用が最少に低減され、大きな電界湾曲を補
償するために従来使用されているいわゆる電界リ
ングを必要とすることなく、IGT１８は高電圧で
作動できる。
界面４０において隣接しており、領域２４と２６
は互いに界面４２において隣接しており、領域２
６と２８は互いに界面４４において隣接してい
る。本発明によれば、界面４２および４４は全体
的デバイス構造体の主面２９を横切る方向に好ま
しくは直交する方向に向けられている。後者の界
面４４がこのように方向付けられている場合に
は、少数キヤリア注入領域２８によつて電圧支持
領域２６内へ注入される少数キヤリアは直ちに電
圧支持層２６を介して水平流路（図示せず）内へ
向けられる。このような領域は（IGT１８の他の
領域も同様であるが）実際には図示のものよりも
非常に薄い。これはこのような注入された少数キ
ヤリアの移動する長さを最少にし、その結果IGT
１８は従来の縦型構造のIGTで達成し得る電流容
量と同程度の高レベルの電流容量を都合よく達成
する。界面４２と４４が上述したように方向付け
られている場合には、これらの界面における電界
湾曲作用が最少に低減され、大きな電界湾曲を補
償するために従来使用されているいわゆる電界リ
ングを必要とすることなく、IGT１８は高電圧で
作動できる。
IGT１８は典型的にはベース２４・ソース３０
間電気的短絡部（図示せず）を有している。この
短絡部はIGT１８内の固有のサイリスタ（すなわ
ち、Ｎ−Ｐ−Ｎ−Ｐ構造）がサイリスタにおける
ようにオン状態にラツチされることを防止するの
に有益である。これは例えば第１図において上か
ら見た場合にソース電極３０と整合した多数の短
い矩形部分としてソース領域２２を形成すること
によつて達成され、この場合、ソース領域２２の
これらのＮ導電型部分は互いに各Ｐ導電型領域に
より分離される。これらのＰ導電型領域は、第１
図において上から見た場合に短い矩形部分として
現れるものであり、これらはソース電極３０とオ
ーミツク接触し、更にＰベース領域２４にも接触
して、これによつてIGT１８内にベース・ソース
間短絡部を管制する。
間電気的短絡部（図示せず）を有している。この
短絡部はIGT１８内の固有のサイリスタ（すなわ
ち、Ｎ−Ｐ−Ｎ−Ｐ構造）がサイリスタにおける
ようにオン状態にラツチされることを防止するの
に有益である。これは例えば第１図において上か
ら見た場合にソース電極３０と整合した多数の短
い矩形部分としてソース領域２２を形成すること
によつて達成され、この場合、ソース領域２２の
これらのＮ導電型部分は互いに各Ｐ導電型領域に
より分離される。これらのＰ導電型領域は、第１
図において上から見た場合に短い矩形部分として
現れるものであり、これらはソース電極３０とオ
ーミツク接触し、更にＰベース領域２４にも接触
して、これによつてIGT１８内にベース・ソース
間短絡部を管制する。
半導体デバイス２０はIGT１８に相補型である
IGTを構成している。すなわち、半導体デバイス
２０はＰ導電型半導体材料の代りにＮ導電型材料
を使用し、Ｎ型材料の代りにＰ型材料を使用して
いる。従つて、IGT２０はＮ＋少数キヤリア注入
領域４６、Ｐ電圧支持領域４８、Ｎベース領域５
０およびＰ＋ソース領域５２を有している。更
に、IGT２０はＮ＋少数キヤリア注入領域４６に
隣接したドレイン電極５４、Ｐ＋領域に隣接した
ソース電極５６、および絶縁層３８の部分６０に
よつてＮベース領域５０から絶縁されて隔たつて
配設されているゲート電極５８を含む。
IGTを構成している。すなわち、半導体デバイス
２０はＰ導電型半導体材料の代りにＮ導電型材料
を使用し、Ｎ型材料の代りにＰ型材料を使用して
いる。従つて、IGT２０はＮ＋少数キヤリア注入
領域４６、Ｐ電圧支持領域４８、Ｎベース領域５
０およびＰ＋ソース領域５２を有している。更
に、IGT２０はＮ＋少数キヤリア注入領域４６に
隣接したドレイン電極５４、Ｐ＋領域に隣接した
ソース電極５６、および絶縁層３８の部分６０に
よつてＮベース領域５０から絶縁されて隔たつて
配設されているゲート電極５８を含む。
IGT２０においては、領域５０および５２は互
いに界面６２で隣接し、領域４８および５０は互
いに界面６４で隣接し、領域４６および４８は互
いに界面６６で隣接している。本発明によれば、
界面６４および６６は全体的に主面２９を横切る
方向、好ましくは直交する方向に向けられてい
る。従つて、IGT２０は大電流容量および電界リ
ングを必要とすることなく高電圧動作を都合よく
達成できる。
いに界面６２で隣接し、領域４８および５０は互
いに界面６４で隣接し、領域４６および４８は互
いに界面６６で隣接している。本発明によれば、
界面６４および６６は全体的に主面２９を横切る
方向、好ましくは直交する方向に向けられてい
る。従つて、IGT２０は大電流容量および電界リ
ングを必要とすることなく高電圧動作を都合よく
達成できる。
IGT２０は典型的には上述したような半導体デ
バイス構造体１０のベース２４・ソース３０間短
絡部（図示せず）に対して構造的に相補型である
ベース５０・ソース５６間短絡部（図示せず）を
有する。
バイス構造体１０のベース２４・ソース３０間短
絡部（図示せず）に対して構造的に相補型である
ベース５０・ソース５６間短絡部（図示せず）を
有する。
基板１２および絶縁タブ１４および１６を備え
た半導体デバイス構造体１０の製造には従来技術
を使用することができる。これを達成する一つの
適切な技術は、例えばT.Suzuki等の論文
「Deformation in Dielectric−Isolated
Substrates and Its Control by ａ Multi−
layer Polysilicon Support Structure」．J.
Eiectrochem.Soc.：Solid−State Science and
Tehnology，127巻（1980年７月）1537−1542ペ
ージ、に記載されている。領域２２のような種々
の領域を形成するために絶縁タブ１４および１６
内にドープしていない半導体材料（図示せず）を
設けること、半導体デバイス構造体１０の上部に
絶縁層３８を設けること、絶縁層３８にソース電
極３０のような種々の電極を設けることは、従来
の半導体デバイス処理技術を使用して達成するこ
とができる。IGT１８のソース領域２２のような
IGT１８およびIGT２０の個々の領域のドープ処
理はイオン打込み技術を使用して達成することが
好ましい。このようにした結果、界面４２および
４８（IGT１８）および界面４６および６６
（IGT２０）は本発明によれば全体的に主面２９
を横切る方向に向けられている。電圧支持領域２
６の高さおよび幅（図の左右の寸法）、およびそ
のドーパント濃度は、本技術分野で専門知識を有
する者によつて容易に確められ得る方法でIGT１
８の所望の降伏電圧を形成するように選択するこ
とができる。Ｐベース領域２４の幅（図の左右の
寸法）およびドーパント濃度は、本技術分野で専
門知識を有する者によつて容易に確かめられる方
法でIGT１８の所望のゲート特性を形成するよう
に選択される。IGT２０のＰ電圧支持領域４８お
よびＮベース領域５０の対応するパラメータは、
同様にIGT２０の所望の降伏電圧およびゲート特
性をそれぞれ形成するように選択される。
た半導体デバイス構造体１０の製造には従来技術
を使用することができる。これを達成する一つの
適切な技術は、例えばT.Suzuki等の論文
「Deformation in Dielectric−Isolated
Substrates and Its Control by ａ Multi−
layer Polysilicon Support Structure」．J.
Eiectrochem.Soc.：Solid−State Science and
Tehnology，127巻（1980年７月）1537−1542ペ
ージ、に記載されている。領域２２のような種々
の領域を形成するために絶縁タブ１４および１６
内にドープしていない半導体材料（図示せず）を
設けること、半導体デバイス構造体１０の上部に
絶縁層３８を設けること、絶縁層３８にソース電
極３０のような種々の電極を設けることは、従来
の半導体デバイス処理技術を使用して達成するこ
とができる。IGT１８のソース領域２２のような
IGT１８およびIGT２０の個々の領域のドープ処
理はイオン打込み技術を使用して達成することが
好ましい。このようにした結果、界面４２および
４８（IGT１８）および界面４６および６６
（IGT２０）は本発明によれば全体的に主面２９
を横切る方向に向けられている。電圧支持領域２
６の高さおよび幅（図の左右の寸法）、およびそ
のドーパント濃度は、本技術分野で専門知識を有
する者によつて容易に確められ得る方法でIGT１
８の所望の降伏電圧を形成するように選択するこ
とができる。Ｐベース領域２４の幅（図の左右の
寸法）およびドーパント濃度は、本技術分野で専
門知識を有する者によつて容易に確かめられる方
法でIGT１８の所望のゲート特性を形成するよう
に選択される。IGT２０のＰ電圧支持領域４８お
よびＮベース領域５０の対応するパラメータは、
同様にIGT２０の所望の降伏電圧およびゲート特
性をそれぞれ形成するように選択される。
IGT１８および２０は、デバイス構造体１０上
の上部に設ける普通のメタライズ部（図示せず）
により、相互接続すると共にデバイス構造体１０
内の他の半導体デバイスに接続することができ
る。
の上部に設ける普通のメタライズ部（図示せず）
により、相互接続すると共にデバイス構造体１０
内の他の半導体デバイスに接続することができ
る。
次に第２図を参照すると、本発明の他の実施例
による半導体デバイス構造体１００が示されてい
る。デバイス構造体１００は上述したデバイス構
造体１０（第１図）と多くの類似点を有してお
り、デバイス構造体１００とデバイス構造体１０
との間における同じ符号は同じ構成要素を示して
いる。一般に、デバイス構造体１００は、絶縁タ
ブ１１４および１１６によつてそれぞれ基板１
２′から絶縁分離されて間隔をあけて配設されて
いるIGT１８′および２０′を有している。デバイ
ス構造体１００は、特に各絶縁タブおよび基板の
構造に関してデバイス構造体１０と異なつてい
る。具体的にいうと、例えば絶縁タブ１１４は側
部１１８および１２０並びに底部１２２を有し、
基板１２′は好ましくシリコンで形成されている。
他方、デバイス構造体１０では、例えば絶縁タブ
１４は単一の絶縁層からなり、基板１２は好まし
くはポリシリコンで形成されている。絶縁タブ１
１４（第２図）の部分１１８，１２０および１２
２は二酸化シリコンで形成することが好ましい
が、代りとして例えばスピネル（spinel）であつ
てもよい。基板１２′はシリコンの代りとしてサ
フアイヤまたはスピネルで構成し得る。絶縁タブ
の底部１２２および基板１２′がスピネルのよう
な同じ材料で構成される場合には、これらの領域
は単一の大きなウエーハとすることができる。
による半導体デバイス構造体１００が示されてい
る。デバイス構造体１００は上述したデバイス構
造体１０（第１図）と多くの類似点を有してお
り、デバイス構造体１００とデバイス構造体１０
との間における同じ符号は同じ構成要素を示して
いる。一般に、デバイス構造体１００は、絶縁タ
ブ１１４および１１６によつてそれぞれ基板１
２′から絶縁分離されて間隔をあけて配設されて
いるIGT１８′および２０′を有している。デバイ
ス構造体１００は、特に各絶縁タブおよび基板の
構造に関してデバイス構造体１０と異なつてい
る。具体的にいうと、例えば絶縁タブ１１４は側
部１１８および１２０並びに底部１２２を有し、
基板１２′は好ましくシリコンで形成されている。
他方、デバイス構造体１０では、例えば絶縁タブ
１４は単一の絶縁層からなり、基板１２は好まし
くはポリシリコンで形成されている。絶縁タブ１
１４（第２図）の部分１１８，１２０および１２
２は二酸化シリコンで形成することが好ましい
が、代りとして例えばスピネル（spinel）であつ
てもよい。基板１２′はシリコンの代りとしてサ
フアイヤまたはスピネルで構成し得る。絶縁タブ
の底部１２２および基板１２′がスピネルのよう
な同じ材料で構成される場合には、これらの領域
は単一の大きなウエーハとすることができる。
界面４２′と４４′（IGT１８′）および界面６
４′と６６′とIGT２０′）は全体として主面２
９′を横切る方向、好ましくは直交する方向に向
けられており、これによりこれらのIGTは大電流
動作を達成し、電界リングを必要とすることなく
高電圧動作を達成する。
４′と６６′とIGT２０′）は全体として主面２
９′を横切る方向、好ましくは直交する方向に向
けられており、これによりこれらのIGTは大電流
動作を達成し、電界リングを必要とすることなく
高電圧動作を達成する。
基板１２′およい絶縁タブ１１４と１１６を備
えた半導体デバイス構造体１００の製造は従来技
術を使用して達成することができる。この一つの
適切な技術は例えばD.Kahng編集のApplied
Solid State Science.Supplement 2.Silicon
Integrated Circuits.Part A.（Academic Press
（1981年））253−295ページに所載のA.C.Ipriによ
る論文「The Properties of Silicon−on−
Sapphire Substrates，Devices and Integrated
Circuits」に記載されている。
えた半導体デバイス構造体１００の製造は従来技
術を使用して達成することができる。この一つの
適切な技術は例えばD.Kahng編集のApplied
Solid State Science.Supplement 2.Silicon
Integrated Circuits.Part A.（Academic Press
（1981年））253−295ページに所載のA.C.Ipriによ
る論文「The Properties of Silicon−on−
Sapphire Substrates，Devices and Integrated
Circuits」に記載されている。
デバイス構造体１００の上部に絶縁層３８′を
設けること、およびデバイス構造体１００の上部
のソース電極３０のような電極を設けることは従
来の半導体処理技術を使用して達成することがで
きる。IGT１８′のソース領域２２′のようなIGT
１８′および２０′の種々の半導体領域を形成する
ために絶縁タブ１１４および１１６内に半導体材
料を設けることは従来技術を使用して行なうこと
ができ、その一つの方法は例えばA.C.Ipriによる
上述した論文に記載されている。半導体デバイス
構造体１００に対するその他の製造の詳細は上述
したデバイス構造体１０の製造についての詳細と
本質的に同じものである。
設けること、およびデバイス構造体１００の上部
のソース電極３０のような電極を設けることは従
来の半導体処理技術を使用して達成することがで
きる。IGT１８′のソース領域２２′のようなIGT
１８′および２０′の種々の半導体領域を形成する
ために絶縁タブ１１４および１１６内に半導体材
料を設けることは従来技術を使用して行なうこと
ができ、その一つの方法は例えばA.C.Ipriによる
上述した論文に記載されている。半導体デバイス
構造体１００に対するその他の製造の詳細は上述
したデバイス構造体１０の製造についての詳細と
本質的に同じものである。
次に第３図を参照すると、両方向性IGT３０２
およびべつの半導体デバイス３０４を有する半導
体デバイス構造体３００が示されている。半導体
デバイス構造体３００は好ましくはポリシリコン
で構成される基板３０６、並びに絶縁タブ３０８
および３１０を有している。これらの絶縁タブは
IGT３０２および半導体デバイス３０４を互いに
絶縁分離すると共に、基板３０６からそれぞれ絶
縁分離する。
およびべつの半導体デバイス３０４を有する半導
体デバイス構造体３００が示されている。半導体
デバイス構造体３００は好ましくはポリシリコン
で構成される基板３０６、並びに絶縁タブ３０８
および３１０を有している。これらの絶縁タブは
IGT３０２および半導体デバイス３０４を互いに
絶縁分離すると共に、基板３０６からそれぞれ絶
縁分離する。
IGT３０２は、電圧支持領域３１２、この領域
３１２に対して互いに対称である一対のベース領
域３１４および３１６、前記領域３１２に対して
互いに対称である一対のソース領域３１８および
３２０を有している。IGT３０２は更に第１およ
び第２の電極３２２および３２４をそれぞれ有し
ており、これらの電極はそれぞれ少数キヤリア注
入領域３１８および３２０に隣接し、かつ電圧支
持領域３１２に対して対称であるIGT３０２は更
に第１および第２のゲート３２６および３２８を
それぞれ有し、これらのゲートはそれぞれベース
領域３１４および３１６から絶縁層３３０により
絶縁されて隔たつて配設され、かつ電圧支持層３
１２に対して互いに対称である。
３１２に対して互いに対称である一対のベース領
域３１４および３１６、前記領域３１２に対して
互いに対称である一対のソース領域３１８および
３２０を有している。IGT３０２は更に第１およ
び第２の電極３２２および３２４をそれぞれ有し
ており、これらの電極はそれぞれ少数キヤリア注
入領域３１８および３２０に隣接し、かつ電圧支
持領域３１２に対して対称であるIGT３０２は更
に第１および第２のゲート３２６および３２８を
それぞれ有し、これらのゲートはそれぞれベース
領域３１４および３１６から絶縁層３３０により
絶縁されて隔たつて配設され、かつ電圧支持層３
１２に対して互いに対称である。
本発明によれば、領域３１４および３１８間の
界面３３２のようなIGT３０２中の隣接半導体領
域間の界面は、ほぼ平坦である主面３２９を全体
的に横切る方向、好ましくは直交する方向に向け
られている。従つて、IGT３０２は（界面３３２
および３３８により）大電流動作を達成し、また
（界面３３４および３３６により）電界リングを
必要とすることなく高電圧動作を達成する。
界面３３２のようなIGT３０２中の隣接半導体領
域間の界面は、ほぼ平坦である主面３２９を全体
的に横切る方向、好ましくは直交する方向に向け
られている。従つて、IGT３０２は（界面３３２
および３３８により）大電流動作を達成し、また
（界面３３４および３３６により）電界リングを
必要とすることなく高電圧動作を達成する。
図には示されていないけれども、IGT３０２は
典型的にはベース３１４、第１の電極３２２間短
絡部およびベース３１６・第２の電極３２４間短
絡部を有している。これらの短絡部は前述したよ
うな半導体デバイス構造体１０のベース２４・ソ
ース３０間短絡部（図示せず）を形成するのと同
じ方法で適切に形成される。
典型的にはベース３１４、第１の電極３２２間短
絡部およびベース３１６・第２の電極３２４間短
絡部を有している。これらの短絡部は前述したよ
うな半導体デバイス構造体１０のベース２４・ソ
ース３０間短絡部（図示せず）を形成するのと同
じ方法で適切に形成される。
半導体デバイス構造体３００は、IGT３０２の
ような両方向性IGTまたは他の形式の電力制御用
または信号レベル用デバイスを構成する半導体デ
バイス３０４を含むものとして、その一部が示さ
れている。
ような両方向性IGTまたは他の形式の電力制御用
または信号レベル用デバイスを構成する半導体デ
バイス３０４を含むものとして、その一部が示さ
れている。
両方向性IGT３０２は二つのモードで作動し得
る。第１のモードは、第１および第２の電極３２
２および３２４をそれぞれソースおよびドレイン
電極として構成し、第１のゲート３２４をデバイ
スのゲート駆動のために使用し、そして第２のゲ
ート３２８を使用しない状態で、IGT３０２を動
作させるものである。第２のモードは、第１およ
び第２の電極３２２および３２４をそれぞれドレ
インおよびソース電極として構成し、第２のゲー
ト３２８をデバイスのゲート駆動のために使用
し、そして第１のゲート３２６を使用しない状態
で、IGT３０２を動作させるものである。
る。第１のモードは、第１および第２の電極３２
２および３２４をそれぞれソースおよびドレイン
電極として構成し、第１のゲート３２４をデバイ
スのゲート駆動のために使用し、そして第２のゲ
ート３２８を使用しない状態で、IGT３０２を動
作させるものである。第２のモードは、第１およ
び第２の電極３２２および３２４をそれぞれドレ
インおよびソース電極として構成し、第２のゲー
ト３２８をデバイスのゲート駆動のために使用
し、そして第１のゲート３２６を使用しない状態
で、IGT３０２を動作させるものである。
半導体デバイス構造体３００を製造する際、基
板３０６および絶縁タブ３０８および３１０は、
従来技術を使用して適切に形成され、その一つの
方法はSuzuki等による前述した論文に記載され
ている。絶縁層３３０およびデバイス構造体３０
０の上部の第１の電極３２２のような電極は従来
の半導体デバイス処理技術を利用して適切に製造
される。絶縁タブ３０８および３１０内のドープ
していない半導体材料（図示せず）は、その後ド
ーピングによりＮ＋少数キヤリア注入領域３１８
のようなIGT３０２の種々の領域を形成するため
に用いられるが、従来の技術を使用して適切に設
けられる。IGT３０２のＮ＋領域３１８のような
種々の半導体領域のドーピング処理は、その結果
としてIGT３０２中の隣接する半導体領域間の界
面３３２のような境界面が平坦である主面３２９
を切取る方向に全体として向けられるようにイオ
ン打込みにより行われることが好ましい。IGT３
０２の降伏電圧はＮ型電圧支持層３１２の高さ、
幅（図の左右の寸法）およびドーパント濃度のパ
ラメータの組合せにより決定される。これらのパ
ラメータは所望の降伏電圧に対して本技術分野に
専門知識を有する者により容易に確かめられるで
あろう。IGT３０２のゲート特性は、所望のゲー
ト特性に対して本技術分野に専門知識を有する者
により容易に確認されるであろうように、Ｐ型ベ
ース領域３１４および３１６の幅（図の左右の寸
法）およびドーパント濃度のパラメータにより決
定される。
板３０６および絶縁タブ３０８および３１０は、
従来技術を使用して適切に形成され、その一つの
方法はSuzuki等による前述した論文に記載され
ている。絶縁層３３０およびデバイス構造体３０
０の上部の第１の電極３２２のような電極は従来
の半導体デバイス処理技術を利用して適切に製造
される。絶縁タブ３０８および３１０内のドープ
していない半導体材料（図示せず）は、その後ド
ーピングによりＮ＋少数キヤリア注入領域３１８
のようなIGT３０２の種々の領域を形成するため
に用いられるが、従来の技術を使用して適切に設
けられる。IGT３０２のＮ＋領域３１８のような
種々の半導体領域のドーピング処理は、その結果
としてIGT３０２中の隣接する半導体領域間の界
面３３２のような境界面が平坦である主面３２９
を切取る方向に全体として向けられるようにイオ
ン打込みにより行われることが好ましい。IGT３
０２の降伏電圧はＮ型電圧支持層３１２の高さ、
幅（図の左右の寸法）およびドーパント濃度のパ
ラメータの組合せにより決定される。これらのパ
ラメータは所望の降伏電圧に対して本技術分野に
専門知識を有する者により容易に確かめられるで
あろう。IGT３０２のゲート特性は、所望のゲー
ト特性に対して本技術分野に専門知識を有する者
により容易に確認されるであろうように、Ｐ型ベ
ース領域３１４および３１６の幅（図の左右の寸
法）およびドーパント濃度のパラメータにより決
定される。
次に第４図を参照すると、第３図の半導体デバ
イス構造体３００に多くの類似点を有する半導体
デバイス構造体４００が示されている。従つて、
第３図および第４図の間における同じ符号は同じ
構成要素を示している。デバイス構造体４００お
よびデバイス構造体３００間の主な構造的な差異
は各絶縁タブおよび基板の形状が異なつているこ
とである。特に、デバイス構造体４００では絶縁
タブ４０８が左側部分４１０および右側部分４１
２を有すると共に底部４１４を有しており、これ
に対してデバイス構造体３００では絶縁タブ３０
８が単一の絶縁層で構成されている。
イス構造体３００に多くの類似点を有する半導体
デバイス構造体４００が示されている。従つて、
第３図および第４図の間における同じ符号は同じ
構成要素を示している。デバイス構造体４００お
よびデバイス構造体３００間の主な構造的な差異
は各絶縁タブおよび基板の形状が異なつているこ
とである。特に、デバイス構造体４００では絶縁
タブ４０８が左側部分４１０および右側部分４１
２を有すると共に底部４１４を有しており、これ
に対してデバイス構造体３００では絶縁タブ３０
８が単一の絶縁層で構成されている。
本発明によれば、領域３１４′および３１８′間
の界面３３２′のようなIGT３０２′中の隣接する
半導体領域間の界面は、平坦である主面３２９′
を横切る方向、好ましくは直交する方向に全体と
して向けられている。この結果、IGT３０２′は
（界面３３２′および３３８′により）大電流容量
を達成し、また（界面３３４′および３３６によ
り）電界リングを必要とすることなく高電圧動作
を達成する。
の界面３３２′のようなIGT３０２′中の隣接する
半導体領域間の界面は、平坦である主面３２９′
を横切る方向、好ましくは直交する方向に全体と
して向けられている。この結果、IGT３０２′は
（界面３３２′および３３８′により）大電流容量
を達成し、また（界面３３４′および３３６によ
り）電界リングを必要とすることなく高電圧動作
を達成する。
基板３０６′および絶縁タブ４０８を形成する
ことに関する半導体デバイス構造体４００の製造
は従来技術により適切に達成され、その技術の一
つは例えばA.C.Ipriによる前述した論文に記載さ
れている。絶縁層３３０′およびデバイス構造体
４００の上部の電極３２２′のような電極の製造
は従来技術を使用して適切に達成される。IGT３
０２′の領域３１８′のような種々の半導体領域を
形成するためのドーピングしていない半導体材料
（図示せず）は従来技術により適切に形成され、
その技術の一つはA.C.Ipriによる前述した論文に
記載されている。半導体デバイス構造体４００の
製造についての他の詳細は前述のデバイス構造体
３００についての製造の詳細と本質的に同一であ
る。
ことに関する半導体デバイス構造体４００の製造
は従来技術により適切に達成され、その技術の一
つは例えばA.C.Ipriによる前述した論文に記載さ
れている。絶縁層３３０′およびデバイス構造体
４００の上部の電極３２２′のような電極の製造
は従来技術を使用して適切に達成される。IGT３
０２′の領域３１８′のような種々の半導体領域を
形成するためのドーピングしていない半導体材料
（図示せず）は従来技術により適切に形成され、
その技術の一つはA.C.Ipriによる前述した論文に
記載されている。半導体デバイス構造体４００の
製造についての他の詳細は前述のデバイス構造体
３００についての製造の詳細と本質的に同一であ
る。
以上、IGTが絶縁タブにより基板から絶縁分離
されて配設されている半導体デバイス構造体につ
いて説明した。このIGTは大電流容量を達成し、
電界リングを必要とすることなく高電圧容量を都
合よく達成し、更に従来の半導体デバイス処理技
術を使用して製造することができる。
されて配設されている半導体デバイス構造体につ
いて説明した。このIGTは大電流容量を達成し、
電界リングを必要とすることなく高電圧容量を都
合よく達成し、更に従来の半導体デバイス処理技
術を使用して製造することができる。
本発明は特定の実施例に関して詳述されている
が、本技術分野に専門知識を有する者は多くの変
更や置換を行なうことができるであろう。従つ
て、特許請求の範囲は本発明の真の精神および範
囲内に入るこのようなすべての変更や置換を含む
ものである。
が、本技術分野に専門知識を有する者は多くの変
更や置換を行なうことができるであろう。従つ
て、特許請求の範囲は本発明の真の精神および範
囲内に入るこのようなすべての変更や置換を含む
ものである。
第１図は、本発明による半導体デバイス構造体
の部分断面概略斜視図であり、第２図は、本発明
による半導体デバイス構造体の部分断面概略斜視
図であり、第３図は、本発明の他の実施例の部分
断面概略斜視図であり、第４図は、本発明の別の
実施例の部分断面概略斜視図である。
の部分断面概略斜視図であり、第２図は、本発明
による半導体デバイス構造体の部分断面概略斜視
図であり、第３図は、本発明の他の実施例の部分
断面概略斜視図であり、第４図は、本発明の別の
実施例の部分断面概略斜視図である。
Claims (1)
- 【特許請求の範囲】 １ 基板、前記基板上に配設された複数の絶縁タ
ブ、および前記各絶縁タブ内にそれぞれ配設され
ている少なくとも一つの半導体デバイスを有し、
前記各絶縁タブが該絶縁タブ内のそれぞれの半導
体デバイスを他のすべての絶縁タブ内の半導体デ
バイスおよび前記基板から絶縁分離している、半
導体デバイス構造において、 前記半導体デバイスの一つを構成する絶縁ゲー
ト型バイポーラ・トランジスタであつて、一導電
型のソース領域、反対導電型のベース領域、一導
電型の電圧支持領域および反対導電型の少数キヤ
リヤ注入領域をこの順で連続的に隣接して有し、
これらの領域の各々が主面から前記半導体デバイ
ス構造内に延在しており、さらに前記ベース領域
に隣接して前記主面の上に絶縁層を介してゲート
電極が設けられている絶縁ゲート型バイポーラ・
トランジスタを含み、 前記少数キヤリア注入領域および前記電圧支持
領域が両者の間に第１の界面を形成し、該界面は
全体として、前記絶縁ゲート型バイポーラ・トラ
ンジスタの電流容量を増大するために、前記主面
に対して直交する方向に向けられており、 前記電圧支持領域および前記ベース領域は両者
の間に第２の界面を形成し、この第２の界面は、
前記絶縁ゲート型バイポーラ・トランジスタ内に
電界リングを必要とすることなく前記絶縁ゲート
型バイポーラ・トランジスタの高電圧動作を可能
にするように、全体的に前記主面に対して直交す
る方向に向けられており、 前記絶縁ゲート型バイポーラ・トランジスタが
その中に配設されている前記絶縁タブは、前記複
数の絶縁タブの少なくとも他の一つと共通絶縁部
を共有している、半導体デバイス構造。 ２ 特許請求の範囲第１項記載の半導体デバイス
構造において、前記絶縁ゲート型バイポーラ・ト
ランジスタのソース領域、ベース領域、電圧支持
領域および少数キヤリア注入領域が各々シリコン
半導体材料から構成されている、半導体デバイス
構造。 ３ 基板、前記基板上に配設された複数の絶縁タ
ブ、および前記各絶縁タブ内にそれぞれ配設され
た少なくとも一つの半導体デバイスを有し、前記
各絶縁タブが該絶縁タブ内のそれぞれの半導体デ
バイスを他のすべての絶縁タブ内の半導体デバイ
スおよび前記基板から絶縁分離している、半導体
デバイス構造において、 前記半導体デバイスの一つを構成する絶縁ゲー
ト型バイポーラ・トランジスタであつて、一導電
型の第１のソース／ドレイン領域、反対導電型の
第１の少数キヤリア注入／ベース領域、一導電型
の電圧支持領域、反対導電型の第２の少数キヤリ
ア注入／ベース領域および一導電型の第２のソー
ス／ドレイン領域をこの順で連続的に隣接して有
し、これらの各領域が主面から前記半導体デバイ
ス構造内に延在しており、さらに前記第１の少数
キヤリア注入／ドレイン領域に隣接して前記主面
上に絶縁層を介して第１のゲート電極が設けら
れ、また前記第２の少数キヤリア注入／ベース領
域に隣接して前記主面の上に絶縁層を介して第２
のゲート電極が設けられている両方向性の絶縁ゲ
ート型バイポーラ・トランジスタを含み、 前記第１のソース／ドレイン領域および前記第
１の少数キヤリア注入／ベース領域は両者の間に
第１の界面を形成し、前記第２のソース／ドレイ
ン領域および前記第２の少数キヤリア注入／ベー
ス領域は両者の間に第２の界面を形成し、前記第
１および第２の界面は、前記両方向性絶縁ゲート
型バイポーラ・トランジスタの電流容量を増大す
るように、全体的に前記主面に対して直交する方
向に向けられており、 前記電圧支持領域および前記第１の少数キヤリ
ア注入／ベース領域は両者の間に第３の界面を形
成し、前記電圧支持領域および前記第２の少数キ
ヤリア注入／ベース領域は両者の間に第４の界面
を形成し、前記第３および第４の界面は、前記両
方向性絶縁ゲート型バイポーラ・トランジスタの
内部に電界リングを必要とすることなく前記両方
向性絶縁ゲート型バイポーラ・トランジスタの高
電圧動作を可能にするように、全体的に前記主面
に対して直交する方向に向けられており、 前記両方向性絶縁ゲート型バイポーラ・トラン
ジスタがその中に配設されている前記絶縁タブ
は、前記複数の絶縁タブの少なくとも他の一つと
共通絶縁部を共有している、半導体デバイス構
造。 ４ 特許請求の範囲第３項記載の半導体デバイス
構造において、前記両方向性絶縁ゲート型バイポ
ーラ・トランジスタの前記第１および第２のソー
ス／ドレイン領域、前記第１および第２の少数キ
ヤリア注入／ベース領域、並びに前記電圧支持領
域が各々シリコン半導体材料から構成されてい
る、半導体デバイス構造。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US54853083A | 1983-11-03 | 1983-11-03 | |
| US548530 | 1983-11-03 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60132374A JPS60132374A (ja) | 1985-07-15 |
| JPH0556667B2 true JPH0556667B2 (ja) | 1993-08-20 |
Family
ID=24189240
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59230483A Granted JPS60132374A (ja) | 1983-11-03 | 1984-11-02 | 絶縁分離した絶縁ゲート型バイポーラ・トランジスタを含む半導体デバイス構造 |
Country Status (3)
| Country | Link |
|---|---|
| EP (1) | EP0144654A3 (ja) |
| JP (1) | JPS60132374A (ja) |
| KR (1) | KR900005564B1 (ja) |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3587797T2 (de) * | 1984-10-31 | 1994-07-28 | Texas Instruments Inc | Transistor mit horizontaler Struktur und Verfahren zu dessen Herstellung. |
| ATE73963T1 (de) * | 1986-12-22 | 1992-04-15 | Philips Nv | Komplementaere, laterale silizium-aufisolatorgleichrichter mit isoliertem gate. |
| US4712124A (en) * | 1986-12-22 | 1987-12-08 | North American Philips Corporation | Complementary lateral insulated gate rectifiers with matched "on" resistances |
| JPH07120799B2 (ja) * | 1988-04-01 | 1995-12-20 | 株式会社日立製作所 | 半導体装置 |
| DE69111929T2 (de) * | 1990-07-09 | 1996-03-28 | Sony Corp | Halbleiteranordnung auf einem dielektrischen isolierten Substrat. |
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