JPH0557737B2 - - Google Patents

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JPH0557737B2
JPH0557737B2 JP1126549A JP12654989A JPH0557737B2 JP H0557737 B2 JPH0557737 B2 JP H0557737B2 JP 1126549 A JP1126549 A JP 1126549A JP 12654989 A JP12654989 A JP 12654989A JP H0557737 B2 JPH0557737 B2 JP H0557737B2
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JP
Japan
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metal
scribing
semiconductor devices
lane
wafer
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JP1126549A
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JPH0296351A (ja
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Richaado Uookuun Za S Edowaado
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Koninklijke Philips NV
Original Assignee
Philips Gloeilampenfabrieken NV
Koninklijke Philips Electronics NV
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Publication of JPH0557737B2 publication Critical patent/JPH0557737B2/ja
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    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10PGENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P54/00Cutting or separating of wafers, substrates or parts of devices
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10PGENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P52/00Grinding, lapping or polishing of wafers, substrates or parts of devices

Landscapes

  • Dicing (AREA)
  • Testing Or Measuring Of Semiconductors Or The Like (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)
  • Semiconductor Integrated Circuits (AREA)

Description

【発明の詳細な説明】 <産業上の利用分野> 本発明はトランジスタ、ダイオード、プレナ型
集積回路等の半導体素子に関する。
<従来の技術> 半導体素子の製造において、従来のフオトリト
グラフ技術を利用して複数個の集積回路が同時に
準備される。こうして、例えばウエーハは例えば
シリコン基板に所定のパターンを拡散又は他の方
法で形成するような従来の技術に基づいてウエー
ハのほぼ平たんな表面領域上に形成された1000個
以上にのぼる別個の集積回路を含むことができ
る。それぞれの集積回路又は他の半導体素子の外
周の近傍の平たんな表面上に接点パツド、検査モ
ニタ素子、測定及び心合せ用の素子等の複数個の
副次的素子を設けることも利便である。それぞれ
の単一集積回路は比較的微小な寸法であるので、
けがきレーン又は経路と称される垂直な軸に沿つ
てけがきすることによつて個々の素子の境界を設
定すると同時に、単一のウエーハ内に複数個の集
積回路を形成することが利便である。
この分野で公知の技術によれば、半導体ウエー
ハが相互連結された半導体素子内に形成された
後、適正な機能特性を備えて合格であるチツプ
と、不適正に形成されて機能不良で不合格である
チツプとを選別するためにチツプの検査が行なわ
れる。前述したように、けがきレーン内に検査、
計測、心合わせ及びダイス封入構造を設けること
は広く行なわれている。検査の後、隣接する合格
のチツプは相互に連結した状態に保たれ、一方、
不合格のチツプは分離されるか、又は、ウエーハ
全体が分離され、不合格のチツプは廃棄される。
分離工程(すなわち細分化)はけがきレーンに沿
つた鋸刃又はレーザー切断のような従来の技術に
よつて実施することができる。
けがき段階自体は比較的簡単であるが、問題が
ない訳ではない。例えば、ウエーハはけがきレー
ンの領域に相当量の金属部分が含まれ、ウエーハ
が10葉に切断、すなわち分離されたとき一般に金
属砕片又は裂片と称される比較的大きいぎざぎざ
の金属片が半導体素子の縁(単数又は複数)に取
り付いたまま残る。このような金属砕片はしばし
ばけがきレーンに倒れ、又は曲がり込み、或いは
破断し、例えば結合縁又は素子中の別の縁と接触
することによつて素子の意図する特性を妨害する
ことがある。このような接触によつて廃棄しなけ
ればならない不合格の機能不良の素子が生じる場
合が多く、製造工程における半導体素子の生産高
が減少する。
例えば電子回路の大規模集積回路の最大の問題
点の1つは商業的に有利になるような十分に高い
各ウエーハ回路の生産高を達成することである。
回路ごとの欠陥品の数が増大するとそれに比例し
て生産高も低下する。従つて、不合格品として廃
棄しなければならない素子の数を最小限にするこ
とが強く望まれる。更に、けがき工程自体が不合
格を産出する原因ともなり得るので、この段階を
改良することの重要性が高まつている。
日本特許出願公開昭和56年43740号においては、
けがきレーンに条片状構造を有し、金属薄膜の中
心線沿いに配列され、中心線に対して垂直に配位
されたスリツト列を有する金属被覆を備えること
によつて金属薄膜が折り曲る危険が少なくけがき
することができるけがき領域に金属被覆をほどこ
した半導体ウエーハを準備する方法が開示されて
いる。上記特開昭記載の発明によると、けがき領
域に前記のスリツトを設けることによつて、次の
理由によりウエーハの特性の劣化を防止すること
が可能である。すなわち、けがき工程中に金属薄
膜の一部が折れ曲ると、折れ曲つた部分の寸法が
スリツトの長さと等しい最大長さを有する隣接す
るスリツト間の間隔に限定されるので、折れ曲つ
た場合でも、その部分は結合線又はパターン要素
と接触し得ないからである。
このような構造はある種の用途に好適である
が、例えば素子上に存在するいかなる金属又は金
属砕片も一定の最小寸法基準を満たさなければな
らないような軍事的基準に適合する必要がある特
定の用途に使用される素子のように、ある種の別
の用途向けに製造される半導体素子には適切では
ないであろう。例えば、特定の米国政府仕様はこ
のような素子において、金属砕片又は折れ曲りは
所定のいかなる寸法においても0.4ミル(10ミク
ロン)を超えてはならない。しかし上記特開昭の
素子では一般に2乃至5ミル(50乃至200ミクロ
ン)の砕片が産出されるので、このような素子は
上記の用途には使用できず、不合格品として拒絶
されることがある。
更に、上記特開昭の明細書に開示されている素
子では切断又は分離するために極度の精密さを必
要とし、けがき工程の変化の許容差が極めて小さ
い。更に、上記特開昭明細書の図面に示されてい
るように、素子のかどだけでの金属砕片の形成が
重要であるようにみえ、スリツトはかどだけに設
けられているように思われる。
<発明が解決しようとする課題> 本発明は半導体ウエーハ中の合格品の半導体素
子の生産高を高める簡単な方法を提供することを
目的としている。
本発明は更に、可変的かつ柔軟にけがき及び検
査できる半導体ウエーハを提供することを目的と
している。
本発明は更に、どの寸法でも0.4ミル(すなわ
ち10ミクロン)を超える金属砕片又は折り曲げ部
を産出することなく多重のけがきレーンに沿つて
けがきすることができる金属薄膜から成る半導体
素子を製造することを目的としている。
本発明は更にけがきによつて生じる金属砕片又
は折り曲げ部の寸法を制御可能であらかじめ定
め、かつあらかじめ設計できる半導体ウエーハの
けがき方法を提供することである。
<課題を解決するための手段> 本発明に基づき、半導体素子の周辺に形成され
た少なくとも1つのけがきレーンを含み好適には
それぞれの半導体素子の各周辺に形成された複数
のけがきレーンを含む少なくとも2つの相互連結
された半導体素子又はダイスと、金属限定手段を
有し、好適には内部に形成された複数の孔を有す
る該けがきレーンの少なくとも一部を被覆する金
属薄膜とから成つており、該金属限定手段は予選
択的に間隔を隔てて形成されているので、けがき
レーンに沿つたいずれかの方向にウエーハをけが
きし、それが該レーンのどの地点で開始されても
いかなる寸法、すなわち幅又は長さも、及び(又
は)いかなる方向でも0乃至10ミクロンの範囲内
の、好適には約7ミクロン以下の金属砕片又は折
り曲げ部しか生じない半導体ウエーハが提供され
る。
金属限定手段は穴、スロツト、スリツト、長方
形、正方形、十字形等のパターン及びそれらを組
合わせた形状をとることができ、かつ、例えば化
学的腐食法、プラズマ・エツチング、イオン・フ
ライス等の従来の方法によつて形成することがで
きる。
このような金属限定手段は所望の任意の形状に
することができ、かつ所望のとうりに大きくも小
さくもでき、本発明においては隣接する金属限定
手段の間の間隔がいずれの方法でも7乃至10ミク
ロン以上でない限り機能し得る。
<実施例> 次に本発明の実施例を添付図面を参照しつつ詳
細に説明する。
第2図には比較のために上記特開昭が発明した
前述の素子が示されており、幅が150ミクロンで
あり、幅50ミクロンのけがき領域3を含む金属腹
膜被覆2をほどこした半導体ウエーハーの一部を
提示している。参照番号4はそれぞれのダイス又
はチツプの結合バツドを示し、被覆2は連続する
金属及び薄膜部29から成り、被覆の中心線5に
沿つて配列されたスリツト列32を有する条片状
構造を有している。各スリツトは中心線5に対し
て垂直であり、10ミクロンの幅を有している。開
示されているところによると金属の折り曲げ部の
寸法は隣接するスリツト間の、それ以上は定義さ
れていない間隔33に限定され、金属の折り曲げ
部の最大長さは、これもそれ以上は定義されてい
ないスリツトの長さに等しいという。実際には、
このような素子は本発明で許容されている最大限
度をはるかに超える金属砕片を産出し、金属砕片
の寸法により厳格な下限が設定されている用途で
の使用には適さない。上記特開昭の実施例では、
空げきはけがきレーンの中心線沿いにだけ配置さ
れている。これに対して本発明において形成され
た空げきはけがきレーンの金属領域のほぼ全体に
わたつて、又はけがきレーン内の副次素子(単数
又は複数)の領域全体にわたつて、又はけがきレ
ーン又は副次素子の任意の一部の領域だけに好適
に分散されている。いずれの場合も、空げきの分
布はほぼ均一であり、適宜のマスク及びホトレジ
ストの双方又は一方、又は別のパターン形成手段
の設計であらかじめ定めることができ、その際、
パターン及び所定の構造の双方又は一方は公知の
方法によつて基板上に形成することができる。
第1図を参照すると、本発明に基づいて製造さ
れた半導体ウエーハ11の一部が示されている。
本発明を理解する上で不可欠ではない構造部品は
簡明にするため図示していない。半導体ウエーハ
11は表面12と(好適にはプレナ型であるが、
それは図示せず)、ウエーハの平たんな表面に形
成されたいくつかの半導体素子15a,15b,
15c,15dを境界づけ、かつ(又は)輪郭を
定める垂直のけがきレーン14が内部に形成され
た金属被覆13とを有している。けがきレーン1
4には金属薄膜(好適にはアルミニウム)の被覆
がなされ、この被覆には例えば十字形及び正方
形、形状が不規則な、又は又い孔、楕円形のスロ
ツト又はスリツト、長方形、三角形及びそれらの
組合わせのような任意の形状でよい金属薄膜が被
覆されていない領域である複数個の空げき16が
形成されている。けがきレーンには随意に工程検
査モニタ又は半導体素子の心合わせ、検査、測
定、及び(又は)封入等のための他の副次素子を
備えてもよい。このような場合には、副次素子は
前述と同様の金属被覆及びパターン化された空げ
きを有し、該けがきレーンの全て又は一部から成
つていることができる。例えば、本発明のけがき
レーンは幅が200ミクロンであり、幅が約100ミク
ロンの工程制御モニタを含むことができ、半導体
素子又はチツプの幅は約1000ミクロンであり、切
断幅は約40ミクロンである。しかし空げき16の
幅はチツプの寸法に応じて一般に25乃至50ミクロ
ンに構成され、空げき間の間隔17はいずれの方
向でも約7乃至10ミクロン以上にならないように
配置されている。このように、第1図に示すよう
に素子15a,15b,15c及び15dを分離
するため、約40ミクロン又はそれ以上の切断幅を
けがきレーン14の任意の地点に作製することが
でき、けがきレーン自体の幅は、結合パツド、け
がき工程制御モニタ等をその境界内に備える場合
は一般に約200ミクロンであり、前記の副次素子
を組み込まない場合は約100ミクロンである。切
断と分離を行なうと、種々の金属限定手段すなわ
ち空げき16間の間隔によつて、けがき段階中に
切削又は折り曲げられた金属のほとんど全ての最
大寸法は所定のどの寸法でも7乃至10ミクロン以
内である。これは素子の機能を妨害又は破壊し得
ない寸法であり、それ故、半導体素子の産出高を
大幅に増大することができる。
これまで説明してきたのは半導体素子の産出高
を向上するための改良された方法によつて製造さ
れた改良された半導体ウエーハであることが理解
されよう。
これまで本発明をけがきレーンに関して、とく
に金属被覆されたけがきレーンに関して説明して
きたが、本発明は材料の砕片又は材料の折れ曲り
によつて問題が生ずる半導体ウエーハ表面のどの
領域にも有効である。従つて材料は必らずしも金
属薄膜被覆に限定される必要はなく、合成樹脂又
は適宜のプラスチツク材料であつてもよい。更
に、素子は特定の最大寸法であるものとして説明
してきたが、更に小さい寸法にすることもでき、
寸法の下限は製造される素子の加工能力によつて
のみ規定されることが理解されよう。
更に、本発明をけがきレーンに関して説明して
きたが、金属限定手段はけがきレーンの一部だけ
から成つていてもよく、又、けがきレーンの構造
全体に組み入れずに、結合パツド、けがき工程制
御モニタ、心合わせ及び測定素子等の半導体ウエ
ーハの部品ないし素子に選択的に組み入れてもよ
い。いずれの実施例においても、金属砕片の寸法
を制御することが必要であるけがき領域の部分全
体にわたつて空げきはほぼ均一かつ所定の態様で
分布される。
【図面の簡単な説明】
第1図は本発明の金属限定手段を示した本発明
の複数個の相互連結された半導体素子を含むウエ
ーハの部分の平面図である。第2図は本発明の金
属限定手段の別の構成を示す本発明の複数個の半
導体素子を含むウエーハの部分の上面図である。
第2図Aは本発明の金属限定手段の部分の拡大平
面図である。第3図は本発明の金属限定手段を含
む工程制御モニタの部分の平面図である。第4図
はけがき領域を示した複数個の従来型の相互連結
された半導体素子を含むウエーハの部分の平面図
である。 図中符号、1……半導体ウエーハ、2……薄膜
被覆、3……けがき領域、4……結合パツド、5
……中心線、11……半導体ウエーハ、12……
表面、13……金属被覆、14……けがき領域、
15……半導体素子、16……空げき、32……
スリツト、33……間隔。

Claims (1)

  1. 【特許請求の範囲】 1 少なくとも2つの物理的に相互接続された半
    導体素子を含み、この素子の周辺の形成された少
    なくとも一つのけがきレーン領域を有する半導体
    ウエーハを提供し、 前記けがきレーン領域を金属薄膜で被覆し、 空げき間の間隔がどの方向でも10μmを越えな
    いように空げきを所定の構造で前記金属薄膜内に
    形成し、 前記素子を分離するために前記けがきレーンに
    沿つたいずれかの方向に半導体ウエーハをけがき
    し、 分離された半導体素子を回収する各段階からな
    り、この際前記けがき段階中に形成された金属破
    片が0から10μmの範囲内にあることを特徴とす
    る半導体素子の製造方法。 2 空げきが正方形、長方形、穴、スリツト、十
    字、三角及びそれらを組合わせた形状であること
    を特徴とする請求項1記載の方法。 3 空げきは前記金属薄膜上に略均一に分布して
    いることを特徴とする請求項2記載の方法。 4 けがきレーンが工程制御モニタ、心合わせ、
    検査又はその他の処理素子を含み、該素子も前記
    空げきを含んでいることを特徴とする請求項1、
    2又は3記載の方法。
JP1126549A 1988-05-23 1989-05-19 半導体素子の製造方法 Granted JPH0296351A (ja)

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US197544 1998-11-13

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