JPH0557942A - サーマルヘツド - Google Patents
サーマルヘツドInfo
- Publication number
- JPH0557942A JPH0557942A JP24681391A JP24681391A JPH0557942A JP H0557942 A JPH0557942 A JP H0557942A JP 24681391 A JP24681391 A JP 24681391A JP 24681391 A JP24681391 A JP 24681391A JP H0557942 A JPH0557942 A JP H0557942A
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- Japan
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- 238000010438 heat treatment Methods 0.000 claims description 10
- 238000010586 diagram Methods 0.000 description 5
- 230000007423 decrease Effects 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 230000004044 response Effects 0.000 description 1
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- Electronic Switches (AREA)
Abstract
(57)【要約】
【目的】 サーマルヘッドの印字速度を上げ、かつ回路
構成を簡単にする。 【構成】 メモリ１から読み出された印字データ５をシ
フトレジスタ７に収納し、この収納された印字データを
ラッチ回路９でラッチし、ラッチされた印字データに基
づいて発熱抵抗体１６を通電加熱して、１ライン分の印
字を行う。シフトレジスタ７は、多数のレジスタ素子２
１を直列接続してなり、各レジスタ素子２１は、印字デ
ータ５を複数ビットずつ受け入れ、シフト信号８に基づ
いて印字データ５を複数ビットずつ後段側へ送り出す。
こうして、印字データ５は複数ビットずつまとめて処理
されるから、シフト時間が短くなる。したがって、ラッ
チ周期Ｔを短くして、印字速度を上げることができる。
構成を簡単にする。 【構成】 メモリ１から読み出された印字データ５をシ
フトレジスタ７に収納し、この収納された印字データを
ラッチ回路９でラッチし、ラッチされた印字データに基
づいて発熱抵抗体１６を通電加熱して、１ライン分の印
字を行う。シフトレジスタ７は、多数のレジスタ素子２
１を直列接続してなり、各レジスタ素子２１は、印字デ
ータ５を複数ビットずつ受け入れ、シフト信号８に基づ
いて印字データ５を複数ビットずつ後段側へ送り出す。
こうして、印字データ５は複数ビットずつまとめて処理
されるから、シフト時間が短くなる。したがって、ラッ
チ周期Ｔを短くして、印字速度を上げることができる。
Description
【０００１】
【産業上の利用分野】この発明は、各種機器のラインプ
リンタに使用されるサーマルヘッドに関するものであ
る。
リンタに使用されるサーマルヘッドに関するものであ
る。
【０００２】
【従来の技術】イメージＲＡＭのようなメモリに予め記
憶させた数字や記号などをプリントアウトするサーマル
ヘッドの従来例を、図４に示す。同図において、イメー
ジＲＡＭ４０から読出し手段４１によりアドレス信号４
２を用いて、複数ビットのデータ、たとえば８ビットの
データ４３を読み出し、これをパラレル／シリアル変換
器４４によってシリアルな印字データ４５に変換し、こ
の印字データ４５をサーマルヘッド４６のシフトレジス
タ４７に、シフト信号（クロック信号）４８を用いて送
り込んで、１ライン分収納する。上記シフトレジスタ４
７に収納された印字データをラッチ回路４９でラッチ
し、ラッチされた印字データに基づいて発熱抵抗体５０
を通電加熱することにより、１ライン分の印字を行う。
憶させた数字や記号などをプリントアウトするサーマル
ヘッドの従来例を、図４に示す。同図において、イメー
ジＲＡＭ４０から読出し手段４１によりアドレス信号４
２を用いて、複数ビットのデータ、たとえば８ビットの
データ４３を読み出し、これをパラレル／シリアル変換
器４４によってシリアルな印字データ４５に変換し、こ
の印字データ４５をサーマルヘッド４６のシフトレジス
タ４７に、シフト信号（クロック信号）４８を用いて送
り込んで、１ライン分収納する。上記シフトレジスタ４
７に収納された印字データをラッチ回路４９でラッチ
し、ラッチされた印字データに基づいて発熱抵抗体５０
を通電加熱することにより、１ライン分の印字を行う。
【０００３】ここで、上記ラッチ回路４９がラッチ信号
５１によってシフトレジスタ４７の内容をラッチしたの
ち、発熱抵抗体５０による１ライン分の印字を行い、つ
ぎのラッチ信号５１が入るまでの間に、シフトレジスタ
４７が印字データ４５のシフトを完了し、この動作を繰
り返して、全ラインの印字を行う。したがって、１ライ
ン分の印字を行う時間、つまり、印字の周期は、上記ラ
ッチ信号５１の周期（ラッチ周期）となる。
５１によってシフトレジスタ４７の内容をラッチしたの
ち、発熱抵抗体５０による１ライン分の印字を行い、つ
ぎのラッチ信号５１が入るまでの間に、シフトレジスタ
４７が印字データ４５のシフトを完了し、この動作を繰
り返して、全ラインの印字を行う。したがって、１ライ
ン分の印字を行う時間、つまり、印字の周期は、上記ラ
ッチ信号５１の周期（ラッチ周期）となる。
【０００４】
【発明が解決しようとする問題点】ところが、上記構成
では、シフト信号４８によってシフトレジスタ４７に印
字データ４５を１ビットずつシフトさせているので、１
ライン分のシフトに時間がかかる。したがって、ラッチ
周期で決まる印字周期を短くすること、つまり、印字速
度を上げることが困難であった。また、ファクシミリの
ような１ラインの印字幅が広いサーマルヘッドでは、１
ラインのドット数が多いから、シフトレジスタ４７での
１ライン分の印字データのシフトに時間がかかるので、
それだけラッチ周期も長くなり、印字速度が低下する。
さらに、パラレル／シリアル変換器４４が必要な分だ
け、部品点数が増して回路構成が複雑になる。
では、シフト信号４８によってシフトレジスタ４７に印
字データ４５を１ビットずつシフトさせているので、１
ライン分のシフトに時間がかかる。したがって、ラッチ
周期で決まる印字周期を短くすること、つまり、印字速
度を上げることが困難であった。また、ファクシミリの
ような１ラインの印字幅が広いサーマルヘッドでは、１
ラインのドット数が多いから、シフトレジスタ４７での
１ライン分の印字データのシフトに時間がかかるので、
それだけラッチ周期も長くなり、印字速度が低下する。
さらに、パラレル／シリアル変換器４４が必要な分だ
け、部品点数が増して回路構成が複雑になる。
【０００５】この発明は上記問題点に鑑みてなされたも
ので、印字速度を上げることができ、しかも部品点数が
少なくて回路が簡単なサーマルヘッドを提供することを
目的としている。
ので、印字速度を上げることができ、しかも部品点数が
少なくて回路が簡単なサーマルヘッドを提供することを
目的としている。
【０００６】
【問題を解決するための手段】上記目的を達成するため
に、この発明は、シフトレジスタに工夫を加え、印字デ
ータを複数ビットずつ受け入れて、シフト信号に基づい
て上記印字データを複数ビットずつ送り出すレジスタ素
子を用い、このレジスタ素子を多数直列接続してシフト
レジスタを構成している。
に、この発明は、シフトレジスタに工夫を加え、印字デ
ータを複数ビットずつ受け入れて、シフト信号に基づい
て上記印字データを複数ビットずつ送り出すレジスタ素
子を用い、このレジスタ素子を多数直列接続してシフト
レジスタを構成している。
【０００７】
【作用】この発明によれば、シフトレジスタ内で印字デ
ータが複数ビットずつ同時にシフトされるから、１ライ
ン分の印字データのシフトが短時間でなされる。しか
も、印字データは、メモリからアドレス信号によって順
次複数ビットずつ読み出して、そのまま複数ビットずつ
並列にシフトレジスタに収納すればよいから、従来のパ
ラレル／シリアル変換器が不要になる。
ータが複数ビットずつ同時にシフトされるから、１ライ
ン分の印字データのシフトが短時間でなされる。しか
も、印字データは、メモリからアドレス信号によって順
次複数ビットずつ読み出して、そのまま複数ビットずつ
並列にシフトレジスタに収納すればよいから、従来のパ
ラレル／シリアル変換器が不要になる。
【０００８】
【実施例】以下、この発明の実施例を図面にしたがって
説明する。図１において、イメージＲＡＭ１には、予め
数字や記号などが記憶されており、システム制御装置Ｃ
からの指令を受けた読出し手段２により、アドレス信号
３を用いて、上記イメージＲＡＭ１から上記数字や記号
に対応した複数ビット、たとえば８ビットの印字データ
５が読み出される。読み出された印字データ５は、その
まま８ビットずつ並列にシフトレジスタ７に送られ、ク
ロック信号からなるシフト信号８によって、８ビットず
つ順次シフトされて、１ライン分が収納される。このシ
フトレジスタ７に収納された印字データは、ラッチ回路
９でラッチ信号１０によってラッチされる。
説明する。図１において、イメージＲＡＭ１には、予め
数字や記号などが記憶されており、システム制御装置Ｃ
からの指令を受けた読出し手段２により、アドレス信号
３を用いて、上記イメージＲＡＭ１から上記数字や記号
に対応した複数ビット、たとえば８ビットの印字データ
５が読み出される。読み出された印字データ５は、その
まま８ビットずつ並列にシフトレジスタ７に送られ、ク
ロック信号からなるシフト信号８によって、８ビットず
つ順次シフトされて、１ライン分が収納される。このシ
フトレジスタ７に収納された印字データは、ラッチ回路
９でラッチ信号１０によってラッチされる。
【０００９】つづいて、このラッチされた印字データと
ストローブ信号１１〜１４とを入力とするＮＡＮＤ回路
１５の出力により、発熱抵抗体１６への通電を制御し
て、所望の発熱抵抗体１６を加熱することにより、１ラ
インの印字を行う。この実施例では、１ライン分の印字
データ５は１２８０ビットであり、したがって、印字の
ドット数も１２８０ドットである。
ストローブ信号１１〜１４とを入力とするＮＡＮＤ回路
１５の出力により、発熱抵抗体１６への通電を制御し
て、所望の発熱抵抗体１６を加熱することにより、１ラ
インの印字を行う。この実施例では、１ライン分の印字
データ５は１２８０ビットであり、したがって、印字の
ドット数も１２８０ドットである。
【００１０】この発明の要部である上記シフトレジスタ
７の詳細を図２に示す。同図において、シフトレジスタ
７は、８ビットのレジスタ素子２１を１６０個（８×１
６０＝１２８０ビット）直列に接続したものである。各
レジスタ素子２１は、印字データ５を８ビットずつ受け
入れ、シフト信号８に基づいて上記印字データ５を８ビ
ットずつ後段側へ送り出す。こうして、印字データ５
は、シフト信号８により８ビットずつ順次シフトされ
て、１ライン分が１６０個のレジスタ素子２１に収納さ
れる。
７の詳細を図２に示す。同図において、シフトレジスタ
７は、８ビットのレジスタ素子２１を１６０個（８×１
６０＝１２８０ビット）直列に接続したものである。各
レジスタ素子２１は、印字データ５を８ビットずつ受け
入れ、シフト信号８に基づいて上記印字データ５を８ビ
ットずつ後段側へ送り出す。こうして、印字データ５
は、シフト信号８により８ビットずつ順次シフトされ
て、１ライン分が１６０個のレジスタ素子２１に収納さ
れる。
【００１１】つぎに、上記サーマルヘッドの動作タイミ
ングを図３の信号波形図に基づいて説明する。図３
（ａ）のシフト信号８は、一定周期のパルス信号からな
るクロック信号であり、このシフト信号８に基づいて図
１のシフトレジスタ７が、図３（ｂ）に示す印字データ
５を８ビットずつシフトさせる。１ライン分の印字デー
タ５のシフトが完了したのち、図１のラッチ回路９が、
図３（ｃ）のラッチ信号１０に基づいて作動し、図１の
シフトレジスタ７に収納された印字データをラッチす
る。
ングを図３の信号波形図に基づいて説明する。図３
（ａ）のシフト信号８は、一定周期のパルス信号からな
るクロック信号であり、このシフト信号８に基づいて図
１のシフトレジスタ７が、図３（ｂ）に示す印字データ
５を８ビットずつシフトさせる。１ライン分の印字デー
タ５のシフトが完了したのち、図１のラッチ回路９が、
図３（ｃ）のラッチ信号１０に基づいて作動し、図１の
シフトレジスタ７に収納された印字データをラッチす
る。
【００１２】このラッチ信号１０に同期して、制御装置
Ｃから図３（ｄ）〜（ｇ）に示す第１〜第４のストロー
ブ信号１１〜１４が順次出力され、その信号時間幅ｔｓ
にわたって、印字データ５に対応する発熱抵抗体１６を
通電加熱し、１ライン分の印字を行う。上記４つのスト
ローブ信号１１〜１４は、発熱抵抗体１６の電源の容量
を小さくするために、互いにタイミングをずらせてい
る。この電源電圧ＶDDは、図３（ｈ）に示すように、ス
トローブ信号１１〜１４が発生している間Ｔｍだけ発熱
抵抗体１６に印加される。
Ｃから図３（ｄ）〜（ｇ）に示す第１〜第４のストロー
ブ信号１１〜１４が順次出力され、その信号時間幅ｔｓ
にわたって、印字データ５に対応する発熱抵抗体１６を
通電加熱し、１ライン分の印字を行う。上記４つのスト
ローブ信号１１〜１４は、発熱抵抗体１６の電源の容量
を小さくするために、互いにタイミングをずらせてい
る。この電源電圧ＶDDは、図３（ｈ）に示すように、ス
トローブ信号１１〜１４が発生している間Ｔｍだけ発熱
抵抗体１６に印加される。
【００１３】上記印字が終了したのちにつぎのラッチ信
号１０が発生するのであるが、これらラッチ信号１０，
１０の時間幅（１周期）、すなわちラッチ周期Ｔの間
に、シフトレジスタ７がつぎの１ライン分の印字データ
５のシフトを完了する。このような動作を繰り返して、
全ラインの印字を行う。したがって、１ライン分の印字
を行う時間、つまり印字の周期は、上記ラッチ周期Ｔで
ある。
号１０が発生するのであるが、これらラッチ信号１０，
１０の時間幅（１周期）、すなわちラッチ周期Ｔの間
に、シフトレジスタ７がつぎの１ライン分の印字データ
５のシフトを完了する。このような動作を繰り返して、
全ラインの印字を行う。したがって、１ライン分の印字
を行う時間、つまり印字の周期は、上記ラッチ周期Ｔで
ある。
【００１４】ここで、印字データ５は８ビットずつシフ
トレジスタ７に入力されて、８ビットずつ同時にシフト
されるから、１ビットずつシフトする従来の場合と比較
して、１ライン分の印字データ５のシフトが短時間でな
される。したがって、ラッチ周期Ｔを短くして、印字速
度を上げることができる。また、シフトレジスタ７にお
いて印字データ５のシフトが短時間でなされることか
ら、ファクシミリのような１ラインのドット数が多いも
のでも、ラッチ周期Ｔが長くなるのを抑制して、印字速
度が低下するのを防止できる。
トレジスタ７に入力されて、８ビットずつ同時にシフト
されるから、１ビットずつシフトする従来の場合と比較
して、１ライン分の印字データ５のシフトが短時間でな
される。したがって、ラッチ周期Ｔを短くして、印字速
度を上げることができる。また、シフトレジスタ７にお
いて印字データ５のシフトが短時間でなされることか
ら、ファクシミリのような１ラインのドット数が多いも
のでも、ラッチ周期Ｔが長くなるのを抑制して、印字速
度が低下するのを防止できる。
【００１５】さらに、印字データ５は、メモリ１からア
ドレス信号３によって８ビットずつ読み出して、そのま
ま８ビットずつ並列にシフトレジスタ７に送り込まれる
から、従来のパラレル／シリアル変換器が不要になる。
したがって、部品点数が減少し、回路構成が簡単にな
る。
ドレス信号３によって８ビットずつ読み出して、そのま
ま８ビットずつ並列にシフトレジスタ７に送り込まれる
から、従来のパラレル／シリアル変換器が不要になる。
したがって、部品点数が減少し、回路構成が簡単にな
る。
【００１６】なお、この発明において、印字データ５は
複数ビットずつ処理すればよく、上記実施例のように８
ビットずつ処理するものに限定されない。
複数ビットずつ処理すればよく、上記実施例のように８
ビットずつ処理するものに限定されない。
【００１７】
【発明の効果】以上説明したように、この発明によれ
ば、シフトレジスタ内で印字データが複数ビットずつ同
時にシフトされるから、１ライン分の印字データのシフ
トが短時間でなされる。したがって、ラッチ周期を短く
して、印字速度を上げることができる。また、１ライン
のドット数が多い場合でも、ラッチ周期が長くなるのを
抑制して、印字速度の低下を防止できる。さらに、従来
のパラレル／シリアル変換器が不要になるので、その分
だけ部品点数が減少し、回路構成が簡単になる。
ば、シフトレジスタ内で印字データが複数ビットずつ同
時にシフトされるから、１ライン分の印字データのシフ
トが短時間でなされる。したがって、ラッチ周期を短く
して、印字速度を上げることができる。また、１ライン
のドット数が多い場合でも、ラッチ周期が長くなるのを
抑制して、印字速度の低下を防止できる。さらに、従来
のパラレル／シリアル変換器が不要になるので、その分
だけ部品点数が減少し、回路構成が簡単になる。
【図１】この発明の一実施例を示すサーマルヘッドの回
路図である。
路図である。
【図２】図１の要部を示す回路図である。
【図３】図１のサーマルヘッドの信号波形図である。
【図４】従来のサーマルヘッドの一例を示す系統図であ
る。
る。
１…メモリ、５…印字データ、７…シフトレジスタ、８
…シフト信号、９…ラッチ回路、１０…ラッチ信号、１
６…発熱抵抗体、２１…レジスタ素子、Ｔ…ラッチ周期
（印字周期）。
…シフト信号、９…ラッチ回路、１０…ラッチ信号、１
６…発熱抵抗体、２１…レジスタ素子、Ｔ…ラッチ周期
（印字周期）。
Claims (1)
- 【請求項１】 メモリから読み出された印字データを収
納するシフトレジスタと、このシフトレジスタに収納さ
れた印字データをラッチするラッチ回路と、このラッチ
回路にラッチされた印字データに基づいて通電加熱され
る発熱抵抗体とを備えたサーマルヘッドにおいて、上記
シフトレジスタは、印字データを複数ビットずつ受け入
れて、シフト信号に基づいて上記印字データを複数ビッ
トずつ送り出す多数のレジスタ素子が直列接続されてな
ることを特徴とするサーマルヘッド。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24681391A JP2563014B2 (ja) | 1991-08-30 | 1991-08-30 | サーマルヘッド |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24681391A JP2563014B2 (ja) | 1991-08-30 | 1991-08-30 | サーマルヘッド |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0557942A true JPH0557942A (ja) | 1993-03-09 |
| JP2563014B2 JP2563014B2 (ja) | 1996-12-11 |
Family
ID=17154073
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24681391A Expired - Fee Related JP2563014B2 (ja) | 1991-08-30 | 1991-08-30 | サーマルヘッド |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2563014B2 (ja) |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62133858A (ja) * | 1985-12-06 | 1987-06-17 | Tdk Corp | サ−マルヘツド駆動装置 |
| JPH0358858A (ja) * | 1989-07-27 | 1991-03-14 | Nec Corp | サーマルヘッドドライバｉｃ |
| JPH0382562A (ja) * | 1989-08-25 | 1991-04-08 | Sharp Corp | サーマルヘッド駆動装置 |
| JPH0396358A (ja) * | 1989-09-07 | 1991-04-22 | Kyocera Corp | 印画ヘッド装置 |
-
1991
- 1991-08-30 JP JP24681391A patent/JP2563014B2/ja not_active Expired - Fee Related
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62133858A (ja) * | 1985-12-06 | 1987-06-17 | Tdk Corp | サ−マルヘツド駆動装置 |
| JPH0358858A (ja) * | 1989-07-27 | 1991-03-14 | Nec Corp | サーマルヘッドドライバｉｃ |
| JPH0382562A (ja) * | 1989-08-25 | 1991-04-08 | Sharp Corp | サーマルヘッド駆動装置 |
| JPH0396358A (ja) * | 1989-09-07 | 1991-04-22 | Kyocera Corp | 印画ヘッド装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2563014B2 (ja) | 1996-12-11 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| LAPS | Cancellation because of no payment of annual fees |