JPH0558310B2 - - Google Patents

Description

【発明の詳細な説明】 ［技術分野］ 本発明は複写機、フアクシミリ等の画像処理装
置、特に複数の画像処理手段を固体撮像素子群等
に接続して並列処理を行なう画像処理装置に関す
る。

［従来技術］ 従来、この種の装置ではCCD等によつて画像
をラスタスキヤンして読み取り、例えば、２値化
処理や階調処理等の画像処理が施されていた。と
ころが最近、この種の処理に画像の画調をリアル
タイムで認識し、画調に適した処理を選択切り換
えて、像再生することが提案されつつある。

しかしながら、従来のデイジタル複写機におい
ては原稿の種類に応じて処理選択キーを用いて、
原稿が写真の様に中間調で表現されている場合は
デザイン処理を行い、原稿が文字原稿であれば一
定の閾値によるスライス２値化処理を行う等、原
稿全域に対して同一の処理しか行なわれていなか
つた。

一方、文字、写真混在原稿に対して領域毎に画
調を識別すれば、同一原稿中においても処理を切
り換える事により原稿に忠実な像再生が可能とな
る。しかしながら、この種の処理方式については
すでに数多くの手法が提案されているにも拘わら
ず、いずれも注目画素を中心として画像の２次元
的情報に基づくものである。上記画調認識を行な
う為には、ラスタースキヤンして得られた画像情
報を少なくとも２ライン以上にわたつて記憶する
手段が必要不可欠であるので回路規模も膨大とな
り、従つて装置の小型化が望まれていた。

また、処理アルゴリズムも精度良く識別するに
は複雑となり、従つてハードウエアで構成する場
合に回路規模あるいは処理速度を考慮すると、未
だ汎用複写機に適用出来る程実用レベルに至つて
いるとはいえない。

［目的］ 本発明は上記従来例に鑑み成されたもので、そ
の目的は入力画像信号を分割して並列処理する画
像処理手段を有する画像処理装置において、隣接
する画像処理手段間の画像処理不整合を生じさせ
ない画像処理装置を提供する所にある。

［実施例］ まず、本実施例の特徴とするところは、 複数の１チツプの画像処理専用マイクロコン
ピユータ（以下CPUという）を用いて並列画
像処理を行う。

等倍型ラインセンサセルの出力を複数のブロ
ツクに分割し、該ブロツク毎のセル出力を前記
CPUのＡ／Ｄ変換入力ポートに並列入力する
ように各CPUの分担を割り付ける。

隣接CPU間に生じる処理の不整合を除去す
る為に、境界セル情報を両隣りのCPUにオー
バラツプさせて取り込み画像処理する。

等倍型ラインセンサと処理CPUの同一基板
上に配置する。

等である。

以下、図面に従つて本発明の好適な実施例につ
いて詳説する。

第１図は本発明の画像処理装置の１実施例のブ
ロツク図である。各ブロツクの構成要素はセンサ
ーセル、サンプルホールド回路、前述のCPU及
びシフトレジスタSR等である。各構成要素につ
いて説明する。

図中Ｅ１，Ｅ２…Ｅ４１…は線状に配列された
センサーセル群である。本実施例においてはセン
サーセルはアモーフアスシリコンからなる薄膜型
であり光量に応じてその抵抗値が変化する特性を
もつ。遮光マスクを施した領域を各々セル領域と
直列に接続し両端に電源を接続することにより両
領域の接続点での電位変化を検出すればセル領域
の受光量を知ることが出来る。センサの構成につ
いては、光量に応じて起電力を発生する型を用い
ても同様に実現出来る。

この種のセンサーは、出力インピーダンスが高
くなる事あるいは応答性の点から、それらの出力
はSH０，SH３…なるサンプルホールド回路（原
理的には必要ではないが）を介してCPU１，
CPU２，CPU３…のＡ／Ｄ入力ポートに１対１
で接続する事が出来る。従来の等倍型センサにお
いては長距離に渡つてアナログ信号をシリアル転
送する為にセル自体の応答性は高速であるにも拘
わらず高速な読み取りは不可能であつたが、本実
施例の例えば等倍型CCDセンサのフオトダイオ
ード部分のみを用いる事によりシリアル転送に要
する時間が不要となり高速読み取りが可能とな
る。

原稿を蛍光灯あるいはLED等の線状光源で照
射し、セルフオツク等の１対１結像光学系でセン
サー列に像を結像し、センサと原稿をセル配列方
向と垂直に相対移動させる公知の走査手段により
副走査させる。該走査手段から出力される所定周
期の信号（例えば、本実施例では400usecの周期
で入力する第１図のLA信号）でサンプルホール
ドする事によつて、分割された画像情報を１ライ
ンづつ同時にCPUに読み取ることが出来る。又、
各サンプルホールド回路（SH）、CPU及びシフ
トレジスタ（SR）は同一タイプを使用出来るの
で同一基板上に多数配置が可能となり装置の小型
化に寄与する。更に、センサセルからＡ／Ｄ変換
までの距離が最短となる為に、Ｓ／Ｎ比の良好な
高信頼性の画像読み取りが可能となる。

尚、１入力サイクル（400USEC）間に各CPU
が行う画調認識／画像処理は後述する様に８画素
のみであり、画像処理の為に１つのCPUにかか
る負担は少ないので時間的にもかなり複雑な処理
（後述）まで可能となり、更にCPUをマイクロコ
ンピユータ化してマイクロコードを実行してもリ
アルタイムの画像処理が可能となる。

本実施例の画像処理装置においては、上記サイ
クル間に画調の識別を行い２値化処理を行う。２
値化された画像信号は各CPUの出力ポート０１
〜０８（第１，２図）から出力され、夫々コンカ
チネート結合されたシフトレジスタSR１，SR２
…（第１図によりパラレルにラツチされ、順次高
速のクロツクCLKによりシリアルの２値化信号
としてプリンタ等に出力される。

ところで、第１図においては１ライン分の情報
をそれぞれ８画素単位で分割しその１単位を各
CPUに分担割り付けを行つているので画像信号
の連続した２次元処理を行うと、以下に述べるよ
うな隣接するCPU間による画像処理の不整合が
発生する可能性がある。

即ち、CPU１が担当するセルＥ８のセル情報
に着目し前述した二次元処理のうち例として３×
３画素で構成されるマスクを用いて注目画素をた
たみ込む処理（例えば、３×３のエツジ強調等）
を例にとつてみると、CPU１はセルＥ８のセル
情報を上記処理する為には、更にＥ７，Ｅ９等の
各セル情報が必要である。特にCPU２が担当す
るセルＥ９のセル情報が必要となつてくる。同様
に、セルＥ９を注目画素とするCPU２の該処理
時にはセルＥ８の情報が必要となつて来る。

そこで、本実施例においては、画素割付けを次
のようにして各CPUが入力する画素を決定する。
画調認識又は画像処理に適用するマスクの大きさ
が（2n＋１）×（2n＋１）ならば各CPUは隣接す
る２つのCPUの担当するセル情報のうちｎ個の
セル情報を更に入力する様にする。又、１ライン
のセル情報を何個のブロツクに分割するかについ
ては１ラインを何個のCPUによつて担当させる
かによつて決まる。そこで、第１図、第２部に示
した本実施例のCPUでは、画調認識する為のマ
スク（マトリクス）の大きさが９×９である事、
又CPUの入力能力が一例として16画素である事
の為に、センサセルの出力を８画素づつ分割しこ
の８画素セル情報を各CPUに担当させ、更にそ
のうちの最初の４画素セル情報と最後の４画素セ
ル情報を隣接する２つのCPUにも夫々入力する
様にする。当該CPUにも隣接する2CPUから４画
素セル情報づつ入力するのは勿論である。

各CPUの画像処理の画素数を例えば32画素と
して、９×９の２次元の画像処理まで可能とする
為には40画素入力可能とするCPUが最も実用的
であり、CPU数を減少させるのに役立つと思わ
れるが、以降の説明では16画素入力のCPUにつ
いて説明する。

各CPUには、第２図に示される如くそのCPU
の処理担当画素と重複して隣接CPUから４画素
づつさらに入力している。例えば、CPU２の左
端画素Ｅ９のためにＥ８，Ｅ７，Ｅ６，Ｅ５から
の画素情報を入力し、同様に右端画素Ｅ１６用に
Ｅ１７，Ｅ１８，Ｅ１９，Ｅ２０を入力する。即
ち、CPU２にはＥ９〜Ｅ１６を処理する為にＥ
５〜Ｅ２０を入力することとなる。

上記構成によつて、原理的に注目画素を囲む９
×９画素情報をもとにした二次元画像処理が可能
となり、更に隣接する二つのCPU間の近傍に位
置する画素に対しても連続性が失われることなく
高精度の処理が可能となる。

しかしプリント基板に多数のCPUが実装され
る時はその配線方法が実装密度に大きく影響す
る。そこで、次に上述したセンサーセルとCPU
チツプとの接続結線について説明する。

第１図に示す結線例はセル配列密度とCPU入
力ポート端子密度が等しい場合の例であり、上述
したように重複して各セルと結線する場合
（CPU入力ポート端子密度がパターン密度より高
い場合）はチツプキヤリア等を用いて、各隣接す
るCPUチツプの向かい合う側面に入力端子を配
置し、隣接する両チツプの向かい合う端子が“ち
どり”配列する様にパターンを形成することによ
つて三面による高密度実装で結線が構成される。
尚、セル配列密度に比べてCPU入力ポート端子
密度が低い場合には説明するまでもなく、チツプ
の１面のみでの接続が可能である。

他の接続方法としては、第６図ａ〜ｄに示され
た結線方法がある。但し第６図ａは第１図の結線
方法と同じである。第６図ａ〜ｄはサンプルホー
ルド回路（SH）からCPUへの入力配線に注目し
たものである。即ち、第６図ａ及びｄはQIP
（Quad Inline Package）タイプのICパツケージ
又はチツプキヤリアを用いた時の配線図である。
図中、ICパツケージと配線との交点のドツトは
入力端子でそこからICチツプ内に入力されてい
る事を示す。又、点線はプリント配線基板上の配
線がICパツケージ等によつて隠れている事を示
す。例えば、セラミツク厚膜のマルチチツプ基板
にて多数のCPUを第６図ａ〜ｄの如く実装する
と配線が交叉する事も無く高密度実装が可能とな
る。

次に、CPUについて説明する。第２図は画像
処理装置の１チツプのマイクロコンピユータ（以
下CPUという）の内部構成を示すブロツク図で
ある。まず、点線で囲まれた部分がCPUであり、
８ビツトマイクロプロセサに16チヤンネルの逐次
比較型のＡ／Ｄコンバータを内蔵したものであ
る。この16本のアナログ入力An１〜An１６はチ
ツプ内で２つのマルチプレクサによりマルチプレ
クスされ、Ａ／Ｄチヤンネルモードレジスタの設
定に従つて１つの入力が選択され、該選択された
アナログ入力は下記構成からなる２つのＡ／Ｄコ
ンバータによつてデジタル化される。

各Ａ／Ｄコンバータの構成はサンプルホールド
回路SH４又はSH５、電圧コンパレータ３又は
４、タツプデコーダ３又は４及びSAR３又は４
から構成される。SAR（Successive
Approximation Register）３又は４はタツプデ
コーダ３又は４及びタイミングを生成するコント
ロール３又は４と共にＤ／Ａコンバータを構成す
る。

電圧コンパレータ３又は４は前記サンプルホー
ルドされたアナログ入力とタツプデコーダ３又は
４内の直列抵抗ストリングの各電圧タツプとの差
を比較する。この直列抵抗ストリングは、外部の
Ａ／Ｄ用基準電圧（Vref）を受ける端子（不図
示）とＡ／Ｄ用のグランド端子間（不図示）とに
接続され、２端子間電圧を256の等価が電圧ステ
ツプにするための256個の等価な抵抗で構成され
ている。

直列抵抗ストリングの電圧タツプは８ビツトの
シフトレジスタSAR３又は４によつて選択ドラ
イブされる。SAR３又は４は直列抵抗ストリン
グの電圧タツプの出力がアナログ入力と一致する
まで（コンパレータの出力が反転するまで）
SAR３又は４の最上位ビツト（MSB）から１ビ
ツトづつ設定する。

すなわち、Ａ／Ｄ変換スタートとともにSAR
３又は４のMSBをセツトし、直列抵抗ストリン
グの電圧タツプの1/2Vrefを選択してアナログ入
力と比較する。もしアナログ入力が1/2Vrefより
大きければ、SAR３又は４のMSBをセツトした
ままにし、又もし1/2Vrefより小さければMSB
をリセツトする。次にMSBの次の下位ビツトを
セツトし直列抵抗ストリングの電圧タツプを3/4
Vrefあるいは1/4Vrefにして、アナログ入力と比
較を行なう。このようにして順次上位ビツトから
最下位ビツトに至るまでのそれぞれのビツトを変
更しながらSAR３又は４によつて選択された電
圧値と比較決定する。

８ビツトの比較が終了すると、SAR３又は４
はアナログ入力のデイジタル値を保持しており、
その結果はCR１〜CR４，CR５〜CR８レジスタ
にラツチ入力される。

Ａ／Ｄチヤンネルモードレジスタはその設定に
より、An１〜An４及びAn９〜An１２又はAn５
〜An８及びAn１３〜An１６のアナログ入力を
４チヤンネル単位で選択することができ、例えば
An１〜An４，An９〜An１２を選択したとする
と、アナログ入力はAn１，An９→An２，An１
０→An３，An１１→An４，An１２の順に選択
されＡ／Ｄ変換される。各入力のＡ／Ｄ変換値は
CR１，CR５→CR２，CR６→CR３，CR７→
CR４，CR８の順に格納される。

４個のCRレジスタに変換値がそろうと、つま
り４チヤネル単位のＡ／Ｄ変換が終了すると内部
割込み要求（以後、Ａ／Ｄ割込みという）が発生
する。CR１〜CR４側とCR８側の割込みとでは
優先順位が設けられており、同時に２つのＡ／Ｄ
割込み要求が発生しても優先順に処理される。そ
してその優先度はCR１〜CR４側が高い。

後述する第５図ａ〜ｊの制御フローでの割込み
手順は先ずAn１〜An４及びAn９〜An１２の各
チヤネルのＡ／Ｄ変換をスタートさせる。各Ａ／
ＤコンバータはＡ／Ｄ変換を行い、Ａ／Ｄ割込み
があるとCR１〜CR４に蓄えられたチヤネルAn
１〜An４の処理を行い、CR５〜CR８側のＡ／
Ｄ割込みを待つ。次のＡ／Ｄ割込みが発生すると
CR５〜CR８に蓄えられたチヤネルAn９〜An１
２の処理を行い、その後An５〜An８，An１３
〜An１６のＡ／Ｄ変換をスタートさせ上述と同
様の処理を行うというものである。他の方法とし
て、An１〜An８のグルーツプの４画素を画像処
理している間にAn９〜An１６のグループの４画
素のＡ／Ｄ変換をオーバラツプさせて全体のスル
ープツトを向上する事も出来る。

次にCPU内の８ビツトマイクロプロセサの構
成要素について説明する。演算を行うALU
（Arithmetic Logic Unit）部、外部からの入出
力インターフエースを行う入力ポートI₀〜I₇（入
力ポートにはMOD１〜８の信号が入力する）及
び出力ポート0₁〜0₈、又は第５図ａ〜ｊ如き制御
手順／処理手順を記した制御プログラムを格納す
るプログラムメモリ、命令実行アドレスを保持す
うプログラムカウンタ、プログラムカウンタの指
し示す命令コードを保持する命令レジスタ、その
命令を解析する命令デコーダ、マイクロプロセサ
が命令実行時に使う高速な内部レジスタ（詳細は
後述する）、読み書き可能な主記憶であるデータ
メモリ、割込み又はサブルーチンコール時に前記
各種レジスタ等の内容を一時退避させる為の
PSW（Program Status Word）レジスタそして
内部バス等である。

本実施例では、１例としてプログラムメモリ容
量としては2Kバイトを、又データメモリ
（RAM）容量としては256バイト各々用意されて
いる。プログラムメモリ内のデータ処理プログラ
ムを入れ換える事により種々の画像処理に柔軟に
対応出来る。例えば、MOD１〜８の入力ポート
から外部信号を入力することにより前記プログラ
ムメモリ内のプログラムを入れ替えて処理内容の
外部からの切り換えも可能である。

CPUの端子類はAn１〜An１６、I₀〜I₇（入力ポ
ート）、O₁〜O₈（出力ポート）、外部割込み入力で
あるINT端子、又図示しない端子類としては電
源端子Vcc，Vss，AVcc（Ａ／Ｄ用電源）、AVcc
（Ａ／Ｄ用GND）、Vref（Ａ／Ｄ用基準電圧入
力）、RESET端子、START信号端子、STOP信
号端子、Ｘ１，Ｘ２（内蔵クロツク発振用のクリ
スタル接続端子など）がある。

INT端子には本実施例ではCPU外からの割込
み信号、例えば入力系の副走査方向の水平同期信
号から得られるLA（Line Advance）信号が入力
されている。

第３図ａはデータメモリ内に蓄えられるＡ／Ｄ
変換後の画像信号等のメモリレイアウトを示して
いる。蓄えられる主要なものとして、画像信号Ａ
（Ｘ，Ｙ）（Ｘ＝１〜16，Ｙ＝１〜９）主走査方向
の隣接画素間の濃度差の和を保持するｂ（Ｙ）（Ｙ
＝１〜９）、及び副操作方向の隣接画素間の濃度
差の和を保持するａ（Ｘ）などがある。Ｘ，Ｙは
後述するCPUの内部レジスタ内のＸカウンタ、
Ｙカウンタである。Ｘ方向を主走査方向、Ｙ方向
を副走査方向とすると、Ａ（Ｘ，Ｙ）は座標（Ｘ，
Ｙ）で示された16×９のメモリマツプ内の画像情
報となり、一方ａ（Ｘ）＝Σ｜Ａ（Ｘ，Ｙ）−Ａ（Ｘ，
Ｙ−１）｜，ｂ（Ｙ）＝Σ｜Ａ（Ｘ，Ｙ）−Ａ（Ｘ−
１，Ｙ）｜となる。

第３図ａのＡ（Ｘ，Ｙ）は第２図に示されたセ
ンサセル、サンプルボード回路、CPU及びそれ
らの配線の状態にて第５図ａ〜ｊの制御手順を実
行した時に得られるメモリマツプである。第２図
との対比からもわかるようにＡ（Ｘ，Ｙ）（Ｘ＝１
〜４，Ｙ＝１〜９）はセンサセルＥ５〜Ｅ８の画
像情報、Ａ（Ｘ，Ｙ）（Ｘ＝５〜12，Ｙ＝１〜９）
はＥ９〜Ｅ１６の画像情報、Ａ（Ｘ，Ｙ）（Ｘ＝13
〜16，Ｙ＝１〜９）はＥ１７〜Ｅ２０の画像情報
である。

第５図ａ〜ｊに示された画像処理の手順は第３
図ｃの如く、16×９のメモリマツプ内のＡ（Ｘ，
Ｙ）を９×９のマトリクスに分割し、該マトリク
ス内の画調を認識し、その認識結果に応じて選ん
だ閾値でもつて９×９マトリクスの中心画素（Ｗ
＋５，５）（Ｗ＝０〜７）を２値化するものであ
る。この９×９マトリクスを16×９のメモリマツ
プの左端から右端に順次シフトしながら（Ｗを変
化させながら）画調認識を行いながら２値化する
と、このCPUは座標（５，５），（６，５），〜
（12，５）の位置の画像情報、つまりセンサセル
Ｅ９〜Ｅ１６の画像情報を隣接するセンサアレイ
の画像情報Ｅ５〜Ｅ８，Ｅ１７〜Ｅ２０を考慮し
ながら２値化した事になる。

このよなCPUが複数で並列に画調認識しなが
ら２値化を行い、全CPUが１ラインの２値化を
終了すると、センサセルは副走査方向に１ライン
進む。この時に16×９のメモリマツプ内の画像情
報は副走査方向に（図中の矢印の方向）１ライン
だけシフトされる。そして、空いたライン９の座
標位置（１，９）〜（16，９）に新たにＡ／Ｄ変
換された画像情報が格納される。そして、前述の
画調認識及び２値化、ラインシフトが繰り返され
るのである。このようにしてCPUはＥ９〜Ｅ１
６からの画像情報を主走査方向、副走査方向にわ
たつて２次元連続的に画調認識、２値化を行う事
が可能となる。

このような２値化が複数のCPUによつて同時
に行なわれるので、リアルタイムに２次元的に画
調認識を行いながらの２値化処理が実現される。

第３図ｃの説明を補足すると、16×９のメモリ
マツプ内の９×９マトリクスは左端からｗ画素
（Ｗ＝０〜７）ずれているとすると、９×16メモ
リマツプ内では任意の画像情報座標は（Ｘ＋Ｗ，
Ｙ）（Ｘ＝１〜９、Ｙ＝１〜９）の絶対位置に変
換され、２値化される中心画素位置は（Ｗ＋５，
５）となる。９×９のマトリクスのシフトは変数
ｗを０から７まで変化させればよい。

第３図ｂは内部レジスタのレイアウトである。
内部には８ビツト幅の各種レジスタ、カウンタ及
び１ビツトのフラグがある。RES（Result）レジ
スタは（５，５），（６，５），〜（12，５）の８
画素をＴ（閾値）レジスタに基づいて２値化した
結果を保持する。maxレジスタは９×９マトリ
クス内の最大濃度値を、minレジスタは同じく最
小濃度値を保持する。BLCカウンタは後述の閾
値マトリクス（８×８）から１つの閾値を選定す
るカウンタであつて、０〜63の値をとる。Ｃレジ
スタは前述した（５，５），（６，５），〜（12，
５）の８画素の２値化結果をRESレジスタの所
定の位置に入れるためのレジスタである。

Ｆ／FL（Flag for First Line completed）フ
ラグ及びＦ／out（Flog for Output）フラグの役
目は画像処理装置がイニシヤル（initial）スター
ト時とそれ以外とを処理の制御上区別するための
フラグである。即ち、Ｆ／FLフラグは副走査方
向の隣接画素間の濃度差を求める事はイニシヤル
スタート時は第１ラインに対してはできないから
区別するためであり、一方Ｆ／OUTフラグは９
×９マトリクスの画調認識は16×９のメモリマツ
プに全てデータが格納されるまでは出来ないが、
それ以降は１ラインＡ／Ｄ変換する毎に画調認識
が行えるのでその区別のためである。

第４図はCPUが２次元での画調認識を行い、
閾値を選択し２値化する処理手順のマクロベルで
の概略フローチヤートである。先ずこの概略フロ
ーチヤートに従つて説明する。

ステツプ10で１ラインのAn１〜An１６までを
Ａ／Ｄ変換しCRレジスタに格納後、ステツプ11
で主走査方向の隣接画素間の濃度差の絶対値の和
をｂ（ｙ）に格納していく。ステツプ１２は前述
したように16×９のメモリマツプに全て画像情報
が格納されたか否かを判断する。Ｆ／outフラグ
は本実施例の９×９のマトリクスは主走査方向に
１画素ずつシフトしながら画調認識を行うととも
に、１ラインずつ副走査方向にもシフトしながら
画調認識を行うために一度16×９のメモリマツプ
に画像情報が格納されるとそれ以降は各ライン毎
に画調認識を行うためのフラグである。そこで始
めはステツプ13に進み、副走査方向の隣接画素
（前ラインの画素）間の濃度差の和をａ（ｘ）に積
算していくとともに、ステツプ14でCRレジスタ
の内容（つまりＡ／Ｄ変換された当該ラインの画
像情報）を16×９のメモリマツプに格納する。１
ライン副走査方向に進み（ステツプ15）。９ライ
ン分終了するまでステツプ10からステツプ16を繰
り返す。16×９のメモリマツプに全て格納された
ならＦ／outフラグをセツトする（ステツプ17）。

次に９×９のマトリクスを16×９のメモリマツ
プの左端から設定し、（ステツプ18）、主／副両走
査方向の隣接画素間の濃度差の和をレジスタＳに
積算し（この時、副走査方向の隣接画素間の濃度
差の和ａ（ｘ）を利用する）（ステツプ19）、ステ
ツプ20，21で９×９のマトリクス内の最大／小濃
度値を求めてそれぞれmax，minレジスタに格納
する。ステツプ22にて式に基づいて画調認識を行
う。尚、９×９内が同一濃度値の場合はＳ／
（max−min）は０／０になるが０とする。ステ
ツプ23で画調認識結果に応じて閾値を選び、その
閾値で９×９の中心画素を２値化しRESレジス
タに格納する（ステツプ24）。９×９のマトリク
スを主走査方向にずらし（ステツプ25）、上記動
作を８画素分の中心画素に対して行うまで繰り返
す。

８画素の２値化が終了したら、ステツプ27でメ
モリマツプを１ラインずつシフトするための準備
を行う。つまり、ａ（ｘ）からライン１とライン
２の隣接画素間の濃度差を減算する（ステツプ
27）。そしてメモリマツプを１ラインずつ繰り上
げる（ステツプ28）。RESレジスタの内容（当該
CPUの担当８画素の２値化データ）を出力ポー
トから出力（ステツプ29）し，RESレジスタを
クリア（ステツプ30）しステツプ10に戻る。

以降は、１ラインＡ／Ｄ変換する毎にその画像
情報とライン８との濃度差を求めてａ（ｘ）を更
新し（ステツプ31）、当該画像情報をライン９の
16×９のメモリマツプに格納し（ステツプ32）、
以下前述した画調認識、２値化を繰り返す。

次にCPUの動作を第５図ａ〜ｊを用いてより
詳細に説明する。

第５図ａは処理プログラムのメインフローであ
る。ステツプ１においてCPUは入力／出力ポー
ト、データメモリ、Ａ／Ｄチヤネルレジスタ、割
込みの初期化を行ない、ステツプ41で外部からの
START信号待ちとなる。このSTART信号は
CPU全体を統括する他の制御手段等からの信号
であつて画素入力開始となるものである。この
START信号を受付けるとCPUは割込の許可を
ステツプ42で行ない、ステツプ43で処理を停止す
るHALT状態になる。このHALT状態は割込類
の処理後リターン命令によりプログラムカウンタ
ーがインクリメントされるかRESET（信号又は
電源の再投入）によつてのみ解除されるものであ
る。従つて外部割込み（LA）又はＡ／Ｄ割込等
の割込み処理後メインフローとしてはステツプ44
へ進む。ステツプ44では処理を終了するか否かを
判断しSTOP信号が無ければステツプ43へ戻り再
度HALT状態とし、STOP信号があればステツ
プ45へ進む。このSTOP信号も前述したSTART
信号と同様に他の制御手段から送られるものであ
る。ステツプ45では外部割込み（LA）とＡ／Ｄ
割込みの禁止を行なつて、この後ステツプ40に戻
り、上記の処理を繰り返すものである。

第５図ｂはHALT時における割込み待機及び
割込み処理のフローである。従つて、前述の外部
割込み許可又は後述するＡ／Ｄ割込み許可後の割
込み待機は第５図ｂのステツプ50にて行う。先ず
ステツプ50にて割込みを待つ。割込みがあればそ
の割込みが外部からの割込みによるものか、それ
ともＡ／Ｄ割込み（後述するように４種類ある）
によるものかを調べ、割込みベクトルから割込み
アドレスを決定する（ステツプ52）。

次に、ステツプ54でリターンアドレスを決定し
（本実施例ではステツプ44がリターン先である）、
ステツプ56にてリターンしても元の状態に復帰出
来るようにPSWレジスタにマイクロプロセツサ
内の各種レジスタ及びリターンアドレスを退避さ
せて前記割込みアドレス（本実施例では割込みの
種類によりステツプ60，70，100，130，160のい
ずれかである）にジヤンプする。

次に、第５図ｃのフローチヤートを用いて、全
処理の基準となり400μsec毎に発生するLA信号に
おる外部割込み処理ルーチンについて説明する。
まず、ステツプ50（第５図ｂ）にて外部割込みが
発生するとその割込みベクタアドレスに示される
アドレス（本実施例ではステツプ60）へジヤンプ
する。ステツプ60において、フラグＦ／OUTを
調べる（このフラグは前述したイニシヤルスター
ト以後の最初の９ラインがデータマツプに全て格
納されたか否かを示すフラグである）。

このフラグがセツトしている事は少なくともデ
ータマツプに全画素の濃度データが格納され、更
に前ラインまでの画像処理（本実施例では８画素
の２値化）も終了している事を示しているのであ
るから、ステツプ62へ進み、画像処理された８ビ
ツトの出力データが記憶されているレジスタ
RESを出力ポートへ出力し、その後レジスタ
RESをクリアしてステツプ64へ進む。一方、フ
ラグＦ／OUTがセツトしていなければ未だデー
タマツプには全て格納されていないのであるか
ら、レジスタRESを出力せずに直接ステツプ64
へと進む。

ステツプ64ではＡ／Ｄ変換のモードを設定する
ためのＡ／ＤチヤンネルレジスタにAn１〜An４
及びAn９〜An１２のチヤンネルをセレクトする
ためのデータを与え、ステツプ66において外部割
込み（LA信号）とＡ／Ｄ割込みの禁止を解除し、
ステツプ68においてＡ／Ｄコンバータに対して
Ａ／Ｄチヤンネルレジスタの内容に従いＡ／Ｄ変
換を行なわせるためのＡ／Ｄスタート命令を送
り、外部割込みがかかつた戻り先アドレスヘリタ
ーンしてＡ／Ｄ割込みを待つ。

第５図ｄ〜ｊは全てＡ／Ｄ割込みの処理ルーチ
ンである。基準信号LAの400μsecの間に４回割込
みがかかるものでそのタイミングは１回目＝An
１〜An４、２回目＝An９〜An１２、３回目＝
An５〜An８、４回目＝An１３〜An１６の各４
チヤンネルのＡ／Ｄ変換毎となる。

ステツプ50でまずＡ／Ｄの割込みが発生すると
前述した様にベクターアドレスに示されるアドレ
スへジヤンプする。このベクタアドレスは１回目
＝An１〜An４であればステツプ70、２回目＝
An９〜An１２であればステツプ100、３回目＝
An５〜An８であればステツプ130、４回目＝An
１３〜An１６であればステツプ160である。

以下に最初の１ライン即ち、メモリマツプに格
納し始める為のＡ／Ｄ割込みの処理フローを説明
する。最初の１ラインに対する処理では、フラグ
Ｆ／FL，Ｆ／OUTは勿論リセツトしている。最
初に発生するＡ／Ｄ割込みはAn１〜An４であろ
う。

An１〜An４の割込が発生するとステツプ70へ
ジヤンプし、ステツプ70〜ステツプ74でAn１〜
An４の４チヤネルのＡ／Ｄ変換された結果が記
憶されているレジスタCR１〜CR４間の差の絶対
値を求めデータメモリ内のｂ（ｙ）に格納してい
く。次にステツプ76でフラグＦ／FLの状態を調
べ、最初のラインに対してはこのフラグはセツト
していないからステツプ７８へ進む。ステツプ78
では現在のラインの画素濃度を蓄えているCR１
〜CR４の内容をそのままＡ（１，１）〜Ａ（４，
１）へ格納する。そのまま格納するのは最初のラ
インに対しては前ラインというものが無いからで
ある。そしてステツプ50へ戻り次のAn９〜An１
２の割込みを待つ。

An９〜An１２の割込みが発生すると、ステツ
プ100〜104にてCR５〜CR８に蓄えられたAn９
〜An１２の濃度の差の絶対値の和を前述したｂ
（ｙ）に累積していく。そして同じくステツプ106
からステツプ108へ進みＡ（９，１）〜Ａ（12，１）
にAn９〜An１２の画素の濃度を蓄える。次にス
テツプ122へ進み、Ａ／Ｄチヤネルレジスタにチ
ヤネル（５，８）〜（13，16）を設定し更にＡ／
Ｄ変換をスタートさせてステツプ50へ戻り次の割
込みを待つ。

次の割込みはチヤネル５〜８から発生する。該
割込みが発生すると、ステツプ130〜ステツプ134
にて前述のステツプ100〜ステツプ104と同様にｂ
（ｙ）に主走査方向の濃度差の絶対値を累積して
いく。そしてステツプ136にてフラグを調べ、未
だ最初のラインの処理が終了していないからステ
ツプ138へ進みCR１〜CR４に蓄えられたAn５〜
An８の画素濃度をＡ（５，１）〜Ａ（８，１）に
格納して再びステツプ50へ戻りチヤネル１３〜１
６からの割込みを待つ。

チヤネル１３〜１６からのＡ／Ｄ割込みが発生
すると、ステツプ160〜164にて同じく主走査方向
の画素濃度差の絶対値の累積を行い、ステツプ
168にて当該最初のラインの画素濃度をＡ（13，
１）〜Ａ（16，１）に格納する。そして第５図ｈ
のステツプ200へ進む。この時点で最初のライン
の主走査方向の濃度差の絶対値がｂ（ｙ）に、An
１〜An１６の画素濃度がＡ（１，１）〜Ａ（16，
１）に蓄えられた事になる。又他のCPUも同時
に上記動作を行つているから、１ライン全体に渡
つての画素データが蓄えられた事になる。

次に、ステツプ200で次のラインに備えてｙカ
ウンタを１カウントアツプする。ステツプ202で
９ラインの処理が終了したか調べ、まだ終了して
いないので（NO）、ステツプ204へ進みフラグ
Ｆ／OUTを調べる。ステツプ202でｙ＝10を調べ
た後にステツプ204でフラグＦ／OUTを調べるの
は次のような理由による。即ち、９ラインのデー
タの格納が終了すれば（ｙ＝10であれば）ステツ
プ208でカウンタｙを初期値１へ戻し更にステツ
プ210でフラグＦ／OUTをセツトする。そして以
降のフローでは16×９のメモリマツプ内の画調認
識を行いながら中心画素の２値化を行うのである
が、10ライン目以降に対しては１ライン毎に画調
認識及び中心画素の２値化を行う事としている為
に、ステツプ202でｙ≠１０であつても212以降へ
進む為にステツプ204を設けたのである。

さて、ステツプ204でフラグを調べた後ステツ
プ206へ進み最初のラインの画素のデータ格納が
終了した事を示すフラグＦ／FLをセツトして、
次の外部（LA信号）割込みを待つ為にステツプ
50へ戻る。

走査系が副走査方向に移動すると共に発生する
LA信号が再び発生すると、第５図ｂの割込み処
理フローから第５図ｃの外部割込みフローへ移
り、前述したステツプ60〜ステツプ68を繰返して
Ａ／Ｄ変換をスタートさせる。そして再びチヤネ
ル１〜４、チヤネル９〜１２からの割込みを待
つ。

チヤネル１〜４からの割込みが発生するとステ
ツプ70へジヤンプし、ステツプ70〜74を繰返して
ステツプ76へ進む。今度はフラグＦ／FLはセツ
トしているので、ステツプ80へ進み、現在のライ
ン（２ライン目）の画素濃度を蓄えているCR１
〜CR４と前ライン（ｙ−１）のデータメモリ内
に蓄えられている画素濃度Ａ（１，ｙ−１）〜Ａ
（４，ｙ−１）との差の絶対値、即ち副走査方向
の濃度差の絶対値の和をａ１〜ａ４に累積してい
く。次に、ステツプ88でフラグＦ／OUTを調べ
未だ９ラインの処理が終了していない（NO）か
ら、ステツプ90へ進みカウンタｙで示される現在
のラインに対応するＡ（１，ｙ）〜Ａ（４，ｙ）に
An１〜Anの画素の濃度を蓄えて、ステツプ50へ
戻り、次のAn９〜An１２からの割込みを待つ。

An９〜An１２からの割込みが発生するとステ
ツプ100〜ステツプ104の主走査方向の濃度差の絶
対値の和の累積処理を行つて、更にステツプ106、
ステツプ110〜ステツプ116にて副走査方向の濃度
差の絶対値の和の累積を行い、更にステツプ118、
ステツプ120にてカウンタｙが示すＡ（９，ｙ）〜
Ａ（12，ｙ）に現在のラインの画素濃度が格納さ
れているCR５〜CR８の内容を格納する。そし
て、ステツプ122にてAn５〜An８及びAn１３〜
An１６のＡ／Ｄ変換を行なわせるために、Ａ／
Ｄチヤンネルレジスタを設定し、このＡ／Ｄチヤ
ンネルレジスタの内容に従いＡ／Ｄを行なわせる
ためのＡ／Ｄ変換スタート命令を実行して、チヤ
ネル５〜８からの割込みを待つ為にステツプ50へ
戻る。

第５図ｆはチヤネル５〜８からの割込み処理の
フローである。又、第５図ｇはチヤネル１３〜１
６からの割込み処理フローである。処理の詳細は
基本的にはチヤネル１〜４及びチヤネル９〜１２
と全く変わらないので省略する。

次に、ステツプ200→ステツプ→202ステツプ→
204ステツプ→206からステツプ50へ戻る。このよ
うな第５図ｃ〜第５図ｇに示されたフローをステ
ツプ202でｙ＝10になるまで、即ち第３図ａのメ
モリマツプに画素濃度情報が全て蓄えられるまで
繰返す。前記繰返し後、ステツプ202にてｙ＝10
になると、ステツプ208にてｙを初期値（ｙ＝１）
に戻し、又ステツプ210でこれ以降画像処理の演
算及び結果の出力も可能となつた事を示すフラグ
Ｆ／OUTをセツトして以降画調判定のフローへ
と進む。

次に画調判定のための演算がステツプ212以降
より行なわれるが、再度このための条件を言うな
らば、まず最初の９ラインのライン１〜ライン９
×An１〜An１６の144個の画素データが全て記
憶された以降である。即ち、最初の９ラインのデ
ータが格納されたならそれ以降は１ラインの16画
素を格納する度に画調判定を行う。

本実施例は画像処理プロセツサを使用すること
により逐次で画素判定が可能となる為、従来ハー
ドロジツクで行なつていたように４×４或は８×
８等のブロツクがシフトする度にその都度ブロツ
ク単位で判定及び出力をする必要がなくなつた。
この為、第３図ａに示すメモリマツプのライン５
の（５，５）〜（12，５）までの８画素を（実線
で囲んでいる）対象としてその各画素を中心とし
た９×９画素のブロツクを所定演算し、当該画素
に適した閾値により２値化を行なうのである。

次に、以下のフローで用いるカウンタ等につい
て第３図ｂ，ｃを参照しつつ再度説明する。画調
認識する範囲は第３図ｃの９×９のマトリクスで
ある。当該マトリクスが16×９のメモリマツプ内
を移動できるようにカウンタｗを変化される。
又、９×９のマトリクス内の画素は第３図ｃの如
く（ｘ＋ｗ，ｙ）で指定する。（ｗ＋５，５）は
２値化の行なわれる中心画素位置である。カウン
タｃはRESレジスタ内のビツト位置を指定する
為のカウンタである。又、maxレジスタ及びmin
レジスタは９×９内の最大、最小濃度を保持する
レジスタであつて、それらの初期値は夫々０及び
63である。maxレジスタは０〜63の値を取り得
る。本来は８ビツトＡ／Ｄ変換である為その範囲
は０〜255であるべきだが、処理容量が大きくな
る事、又８ビツトのうち上位６ビツトで処理して
も画像に与える影響はほとんど無い事の理由によ
り演算、判定は全て上位６ビツトの０〜63の範囲
内としている。

次に、画調認識について説明する。ステツプ
212〜219でカウンタｃ，ｘ，ｙ，ｗ及びジレスタ
min，maxを夫々初期化する。この時点で９×９
マトリクスは16×９メモリマツプの左端にある。

次に、カウンタｘが９になるまで（９×９マト
リクスの右端にいくまで）ステツプ220〜ステツ
プ228を繰り返して、レジスタＳに９×９内の主
走査方向の隣接画素間の濃度差の絶対値｜Ａ（ｘ
＋ｗ，ｙ）−Ａ（ｘ＋ｗ，ｙ）｜の累積値を格納し、
レジスタmaxには同じく９×９内の主走査方向
の最大濃度値を、レジスタminにはその最小濃度
値を夫々格納する。

次に カウンタｘを１に戻し（ステツプ230）
カウンタｙをカウンタアツプしてｙ＝10になるま
でステツプ220〜ステツプ234を繰り返す。こうし
て、Ｓ，max及びminレジスタには９ライン全部
の累積値、最大値、最小値が格納される。

次のステツプ236〜ステツプ240までの繰り返し
フローは前述した副走査方向の濃度差の累積値ａ
（ｘ）をレジスタＳに加算するフローである。こ
の結果レジスタＳには９×９内の主／副両走査方
向の隣接画素間の濃度差の総和が格納される。

ステツプ242，244でカウンタｘ，ｙを初期値に
戻し、ステツプ246でレジスタＳの内容をレジス
タmaxからレジスタminを減じたもので除してそ
の商をレジスタＳに格納する。この商は９×９内
の画調を反映している筈で、この数に応じて２値
化の閾値を選べば良い。第５図ｉのステツプ250
〜ステツプ266まではこの閾値を選ぶフローであ
る。選ばれた閾値はレジスタＴに格納される。

閾値は先ず第７図ａ〜ｈに示される如くマトリ
クスBL（ブロツク）１〜マトリクスBL８までの
いずれか１つをＳの値に応じて選ぶ。各BLは８
×８のマトリクスでそのうちの１つの閾値がカウ
ンタBLCの値に応じて選ばれる。カウンタBLC
は１〜64の値を取り得るのでカウンタBLCの値
を順に変化させる事により、９×９画素のブロツ
クの連続して画調認識を行ないながら、その中心
画素を最適閾値で２値化するのである。各マトリ
クスBLの詳細については後述する。

ステツプ268で中心画素（ｗ＋５，５）の濃度
値Ａ（ｗ＋５，５）とレジスタＴを２値化の為に
比較する。もし閾値よりも画素濃度が大きけれ
ば、ステツプ270にてレジスタRESとカウンタｃ
との論理和（Logical Or）を取る。カウンタｃ
の役割は注目画素が８個ある為にその２値化結果
を８ビツトのレジスタRESの所定のビツト位置
に格納する為である。

レジスタRESに２値化結果が格納されるとス
テツプ272にて、カウンタｗを１カウントアツプ
する。カウンタｗをカウントアツプする事によつ
て、９×９マトリクスを16×９メモリマツプ内で
移動出来る。

ステツプ274〜ステツプ278のループはカウンタ
BLCを順にカウントアツプする為のフローであ
る。

ステツプ280で、カウンタｃの内容を左へ１ビ
ツトシフトする。従つてＣの値は１，２，４，
８，16，32，64，128の何れかになる。こうして、
ステツプ270で２値化結果が順次ビツト位置をず
らしてレジスタRESに格納出来るのである。ス
テツプ282でカウンタｗが８に等しくなつたかを
調べて、中心の８画素全部を２値化するまでステ
ツプ220以降を繰り返し２値化結果をレジスタ
RESに格納する。

次に、ステツプ290，292でカウンタｘ，ｗの初
期化を行う。更に、ステツプ300〜ステツプ314で
16×９のメモリマツプの格納データを１ラインず
つ順次上へシフトする為に、ステツプ294でａ
（ｘ）から第１ラインと第２ラインとの副走査方
向の隣接画素間の濃度差｜Ａ（ｘ，１）−Ａ（ｘ，
２）｜を減じ、それを主走査方向の全画素につい
て行う。このようにすると、各ａ（ｘ）にはライ
ン２からライン９までの副走査方向の画素濃度差
が格納された事になる。

そこで、ステツプ300〜ステツプ314にて順次メ
モリマツプ内をシフトする。従つて、メモリマツ
プ内の第９ラインは空になつて次のラインの走査
によるデータの格納が可能となる。そして次の外
部割込を待つ為にステツプ316で戻り先アドレス
へリターンする。

以上、ステツプ212〜ステツプ314までのフロー
で最初の９ラインの２値化が終了するまでを説明
した。この時点では、レジスタRESには16×９
のメモリマツプの注目画素の２値化結果が格納さ
れ、16×９のメモリマツプの第１ライン〜第８ラ
インまでには前８ラインの画素濃度データが格納
されている。

従つて、走査手段が副走査方向へ１ライン移動
して、次の外部割込みが発生すると第５図ｃのス
テツプ60に行き、フラグＦ／OUTはセツトして
いるからステツプ62でレジスタRESから出力し、
次のラインの為の前述のフローを繰り返すのであ
る。

此以降は、フラグＦ／OUTはセツトされたま
まになるので、第５図ｄのステツプ88、第５図ｅ
のステツプ118、第５図ｆのステツプ148及び第５
図ｇのステツプ178では夫々ステツプ92、ステツ
プ124、ステツプ152及びステツプ182へ進みCRレ
ジスタに蓄えられた画素濃度を順次メモリマツプ
の第９ラインに格納していく。こうして、以降は
１ラインを読み取る毎に９×９のマトリクス内の
画調認識及び２値化を行つていく。

レジスタRESからの出力は第１図のシフトレ
ジスタSRに一時保持され、順次コンカチネート
されたシフトレジスタSRからシリアルに出力さ
れる。こうして、並列処理された画像信号はリア
ルタイムに画調認識され２値化されるのである。

以上説明した画調認識の方法は中心画素を１画
素ずつずらしながら行うという方法であるが、勿
論閾値マトリクスの大きさのブロツクに16×９の
メモリマツプを分割し、ブロツク毎に閾値マトリ
クスで２値化しても同じ効果は得られる。この場
合でも、隣接CPU担当の画像信号を取り込むの
でCPU間の不整合は生じないし、更に高速の画
像処理が可能となる。

次に第７図ａ〜ｈに示したマトリクスBL１〜
BL８の説明を行なう。

BL１（第７図ａ）：階調再現を重視したドツト集
中型マトリクス。閾値の範囲は２〜62の32階調
で出力形態は２ドツト／８×８となる。

BL２（第７図ｂ）：階調再現を重視しかつ解像度
も考慮したドツト集中型マトリクスで、閾値は
２〜62の32階調で出力形態は４ドツト／８×８
となる。

BL３（第７図ｃ）：解像度を考慮し、かつコント
ラストを強調したデイザ処理マトリクス。閾値
は16〜48の17階調で出力形態は４ドツト／８×
８となる。

BL４（第７図ｄ）：一定閾値３２によるマトリク
ス。２値化処理で２階調となる。

BL５（第７図ｅ）：BL３と同じで解像度を考慮
し、かつコントラストを強調したデイザ処理マ
トリクス。閾値は16〜48の17階調で出力形態は
４ドツト／８×８となる。

BL６（第７図ｆ）：網点原稿の対象とする小マト
リクスからなるデイザ処理マトリクス。閾値は
20，28，36，44の５階調で出力形態は16ドツ
ト／８×８となる。

BL７（第７図ｇ）：モアレ抑圧を目的にBL６の
位相を90°変えたマトリクス。

BL８（第７図ｈ）：モアレ抑圧を目的にBL６の
位相を180°変えたマトリクスである。

上記８種類のマトリクスを画調に応じて使い分
ける事によつて、中間調、文字、網点の再現性に
リアリテイを持たせることが可能となる。

第８図、第９図はCPUの他の実施例の図であ
る。第１図、第２図に示したCPUはＡ／Ｄ変換
部に隣接CPUからの画像信号に取り込んだが、
この実施例では隣接CPUがＡ／Ｄ変換した画素
濃度を外部バスＢ０〜Ｂ１５を介して取り込むの
である。このようにしても、第１０図に示された
如きメモリマツプが得られる。

［効果］ 以上説明した様に本発明の画像処理装置によれ
ば、個々の画像処理手段は隣接する画像処理手段
が担当する画像信号の１部を入力する事により、
画像処理の不整合は生じない。

【図面の簡単な説明】

第１図は本発明に係わる１実施例のブロツク図
及び各構成の配線を説明した図、第２図は画像処
理手段内のCPUの内部構成を示すブロツク図、
第３図ａはCPU内のデータメモリのメモリレイ
アウト及び画像信号の入力及び処理系統を示した
図、第３図ｂはCPU内の内部レジスタのレイア
ウトを表わした図、第３図ｃはデータメモリ内で
の画調認識の方法を表わした図、第４図は実施例
の１方法に係わる画像処理の概略を示したフロー
チヤート、第５図ａは実施例の画像処理を示した
メインのフローチヤート、第５図ｂ〜ｊは画像処
理の詳細を示したフローチヤート、第６図ａ〜ｄ
は基板上の配線方法を示した図、第７図ａ〜ｈは
２値化の為の閾値マトリクスの図、第８図〜第９
図はCPU間の他の結合方法を表わした図、第１
０図は他の結合方法により画像情報を入力した場
合の入力系統を表わした図である。 図中、Ｅ……センサセル、SH……サンプルホ
ールド回路、CPU……画像処理手段、SR……シ
フトレジスタ、An……画像情報信号、SAR……
逐次近似レジスタ、CR……Ａ／Ｄ変換値格納レ
ジスタ、Alu……論理演算部、Ｆ／FL……第１
ライン処理フラグ、Ｆ／OUT……出力可フラグ、
である。

Claims (1)

1. 【特許請求の範囲】 １ 読み取りセンサからの読み取り画像信号をｍ
   個のブロツクに分割する手段、該分割されたブロ
   ツク毎に読み取り画像信号を入力し並列画像処理
   するｍ個の画像処理手段とを有する画像処理装置
   において、ｎ番目の画像処理手段はｎ番目のブロ
   ツクの読み取り画像信号に加えて、（ｎ−１）番
   目のブロツクの読み取り画像信号と（ｎ＋１）番
   目のブロツクの読み取り画像信号との中からｎ番
   目のブロツクに隣接しかつ連続する読み取り画像
   信号を夫々数画素分づつ更に入力する事を特徴と
   する画像処理装置（但し１≦ｎ≦ｍ）。 ２ 前記画像処理手段は４辺に入力端子を有する
   モノリシツク集積回路からなり、前記分割手段は
   前記集積回路への配線パターンであつて、画像処
   理手段の対応ブロツクの読み取り画像信号は前記
   ４辺のうち向かい合わない１辺の端子に入力し、
   隣接するブロツクからの読み取り画像信号は向か
   い合う２辺の端子に入力する事を特徴とする特許
   請求の範囲第１項記載の画像処理装置。 ３ 前記画像処理手段は４辺に入力端子を有する
   モノリシツク集積回路からなり、前記分割手段は
   前記集積回路への配線パターンであつて、画像処
   理手段の対応ブロツクの読み取り画像信号及び隣
   接するブロツクからの読み取り画像信号は前記４
   辺のうち向かい合う２辺の端子に入力する事を特
   徴とする特許請求の範囲第１項記載の画像処理装
   置。