JPH0559520B2 - - Google Patents
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- JPH0559520B2 JPH0559520B2 JP61249850A JP24985086A JPH0559520B2 JP H0559520 B2 JPH0559520 B2 JP H0559520B2 JP 61249850 A JP61249850 A JP 61249850A JP 24985086 A JP24985086 A JP 24985086A JP H0559520 B2 JPH0559520 B2 JP H0559520B2
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- JP
- Japan
- Prior art keywords
- voltage
- vcc
- channel
- power supply
- channel transistor
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- Expired - Fee Related
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- Techniques For Improving Reliability Of Storages (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
- Semiconductor Integrated Circuits (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Description
【発明の詳細な説明】
〔概要〕
ＰチヤネルトランジスタとＮチヤネルトランジ
スタを用いたことを特徴とするテストモード判定
回路。
スタを用いたことを特徴とするテストモード判定
回路。
本発明は電圧判定回路、特に半導体記憶装置の
テストモード判定回路に関する。
テストモード判定回路に関する。
1MのDRAMにはテスト端子があり、このテス
ト端子に電源Vccより高い電圧VTEを加えるとチ
ツプはテストモードになり、テスト時間短縮を実
現するものがある。即ちDRAMチツプが製作完
了すると書込み／読取りなどのテストを行ない、
良品か否かチエツクするが、書込み／読取りは１
ビツトずつ行なうので大容量になると時間がかゝ
る。そこでテストモードを設けてこのモードでは
複数ビツト同時書込み／読出しを行ない、時間短
縮を図つている。この種のDRAMでは、テスト
端子の電圧がテストモードとなるに十分のもので
あるか否か（Vccより所定値以上高い電圧である
か否か）判定する回路が設けられている。従来の
この種回路の例を第２図に示す。
ト端子に電源Vccより高い電圧VTEを加えるとチ
ツプはテストモードになり、テスト時間短縮を実
現するものがある。即ちDRAMチツプが製作完
了すると書込み／読取りなどのテストを行ない、
良品か否かチエツクするが、書込み／読取りは１
ビツトずつ行なうので大容量になると時間がかゝ
る。そこでテストモードを設けてこのモードでは
複数ビツト同時書込み／読出しを行ない、時間短
縮を図つている。この種のDRAMでは、テスト
端子の電圧がテストモードとなるに十分のもので
あるか否か（Vccより所定値以上高い電圧である
か否か）判定する回路が設けられている。従来の
この種回路の例を第２図に示す。
この図で１０はテスト端子、Tr1〜Trmはゲー
トをドレインへ接続したＮチヤネルMOSトラン
ジスタ、TrLはゲートを電源Vccへ接続したＮチ
ヤネルMOSトランジスタで、これらのトランジ
スタTr1〜Trm、TrLは直列にしてテスト端子１
０とグランドVss間に接続し、トランジスタTrm
とTrLの接続点Ｐにインバータ１２の入力端を接
続し、該インバータの出力を判定出力とする。
テスト端子１０にテスト電圧VTEが加えられない
状態ではトランジスタTr1〜Trmはオフ、トラン
ジスタTrLがオンであるから点Ｐは電位はＬ（ロ
ー）レベル、インバータ１２の出力はＨ（ハイ）
レベルであり、これはノーマルモードを指示す
る。端子１０に電源Vccより高いテスト電圧VTE
が印加されると、トランジスタTr1〜Trmはオン
となるがそれぞれ閾値Vthだけ電圧降下を生じる
から点Ｐの電位はVTE−mVthになり、インバー
タ１２はこれをＨレベルと判定して（そのように
トランジスタTr1〜Trmの個数およびインバータ
のＨ，Ｌ判定閾値を定める）出力をＬレベルに
する。これはテストモードを指示する。なお端子
１０にVTEが印加されたときもトランジスタTrL
オンであるが、TrLのgmは小さいのでノードＰ
の電位はVTE−mVthになる。図示の如く接続さ
れたトランジスタTr1〜Trmはダイオードと等価
で、一定電圧（mVth）降下素子として機能す
る。
トをドレインへ接続したＮチヤネルMOSトラン
ジスタ、TrLはゲートを電源Vccへ接続したＮチ
ヤネルMOSトランジスタで、これらのトランジ
スタTr1〜Trm、TrLは直列にしてテスト端子１
０とグランドVss間に接続し、トランジスタTrm
とTrLの接続点Ｐにインバータ１２の入力端を接
続し、該インバータの出力を判定出力とする。
テスト端子１０にテスト電圧VTEが加えられない
状態ではトランジスタTr1〜Trmはオフ、トラン
ジスタTrLがオンであるから点Ｐは電位はＬ（ロ
ー）レベル、インバータ１２の出力はＨ（ハイ）
レベルであり、これはノーマルモードを指示す
る。端子１０に電源Vccより高いテスト電圧VTE
が印加されると、トランジスタTr1〜Trmはオン
となるがそれぞれ閾値Vthだけ電圧降下を生じる
から点Ｐの電位はVTE−mVthになり、インバー
タ１２はこれをＨレベルと判定して（そのように
トランジスタTr1〜Trmの個数およびインバータ
のＨ，Ｌ判定閾値を定める）出力をＬレベルに
する。これはテストモードを指示する。なお端子
１０にVTEが印加されたときもトランジスタTrL
オンであるが、TrLのgmは小さいのでノードＰ
の電位はVTE−mVthになる。図示の如く接続さ
れたトランジスタTr1〜Trmはダイオードと等価
で、一定電圧（mVth）降下素子として機能す
る。
テスト端子に加えられた電圧VTEがテストモー
ドになるに十分な電圧であるか否かを判定するに
は、該電圧VTEが電源Vccより余裕αだけ高い必
要があり、そして該αは第３図に示すようにVcc
が変つても一定であることが望ましい。しかし第
２図の回路では第４図に示すようにVccが低電圧
である範囲でαが大になる傾向があり、α＝一定
の要求は満足されない。電源Vccは通常動作中は
5V一定に保たれ、許容変動幅は僅かなものであ
るが、テストモードではVccを大幅に変えること
がある。この状態でもαが一定であることが望ま
れる。
ドになるに十分な電圧であるか否かを判定するに
は、該電圧VTEが電源Vccより余裕αだけ高い必
要があり、そして該αは第３図に示すようにVcc
が変つても一定であることが望ましい。しかし第
２図の回路では第４図に示すようにVccが低電圧
である範囲でαが大になる傾向があり、α＝一定
の要求は満足されない。電源Vccは通常動作中は
5V一定に保たれ、許容変動幅は僅かなものであ
るが、テストモードではVccを大幅に変えること
がある。この状態でもαが一定であることが望ま
れる。
また第２図の回路ではトランジスタTr1〜Trm
はVthの値により10個以上で構成される場合もあ
り、大きな面積を必要とする。またVTEがテスト
モードでない電位である場合の本回路の消費電流
やテスト端子に流れる電流が問題になる。即ち端
子１０にテスト電圧VTEが加えられないフローテ
イングの状態では不安定で、何らかの理由で端子
１０に雑音電圧が入ると該端子より電流が流入
し、場合によつてはインバータ出力が反転するこ
とがある。
はVthの値により10個以上で構成される場合もあ
り、大きな面積を必要とする。またVTEがテスト
モードでない電位である場合の本回路の消費電流
やテスト端子に流れる電流が問題になる。即ち端
子１０にテスト電圧VTEが加えられないフローテ
イングの状態では不安定で、何らかの理由で端子
１０に雑音電圧が入ると該端子より電流が流入
し、場合によつてはインバータ出力が反転するこ
とがある。
本発明は電源電圧Vccに対し一定の余裕αを持
ち、また誤動作を起し難くかつ消費電流が少ない
テストモード判定回路を提供しようとするもので
ある。
ち、また誤動作を起し難くかつ消費電流が少ない
テストモード判定回路を提供しようとするもので
ある。
本発明の半導体記憶装置は、一定の電圧降下素
子Tr1〜TrnとＰチヤネルトランジスタTrpとＮ
チヤネルトランジスタTrLを直列にして検出すべ
き電圧が印加される入力端子１０とグランド
（Vss）間に接続し、Ｐチヤネル、Ｎチヤネル各
トランジスタのゲートは電源（Vcc）へ接続し、
さらに一定電圧降下素子とＰチヤネルトランジス
タとの接続点(Q)と電源（Vcc）との間に単方向導
通素子TrNを接続し、且つ該接続点(Q)をＰチヤネ
ルトランジスタが形成されるウエルへ接続して、
該接続点(Q)の電位が、電源電圧（Vcc）から閾値
電圧（Vth）を引いた値（Vcc−Vth）を下限と
して、前記入力端子に印加される電圧（VTE）が
電源電圧（Vcc）を超えているときはその値にし
たがつて変動するように構成し、Ｐチヤネルトラ
ンジスタとＮチヤネルトランジスタの接続点(P)ヘ
インバータ１２を接続して該インバータより電圧
判定出力を取出すことを特徴とする。
子Tr1〜TrnとＰチヤネルトランジスタTrpとＮ
チヤネルトランジスタTrLを直列にして検出すべ
き電圧が印加される入力端子１０とグランド
（Vss）間に接続し、Ｐチヤネル、Ｎチヤネル各
トランジスタのゲートは電源（Vcc）へ接続し、
さらに一定電圧降下素子とＰチヤネルトランジス
タとの接続点(Q)と電源（Vcc）との間に単方向導
通素子TrNを接続し、且つ該接続点(Q)をＰチヤネ
ルトランジスタが形成されるウエルへ接続して、
該接続点(Q)の電位が、電源電圧（Vcc）から閾値
電圧（Vth）を引いた値（Vcc−Vth）を下限と
して、前記入力端子に印加される電圧（VTE）が
電源電圧（Vcc）を超えているときはその値にし
たがつて変動するように構成し、Ｐチヤネルトラ
ンジスタとＮチヤネルトランジスタの接続点(P)ヘ
インバータ１２を接続して該インバータより電圧
判定出力を取出すことを特徴とする。
このテストモード判定回路ではテスト電圧を、
電源Vccの電圧が変つても常に電源Vccに対し一
定値だけ高い値とすることができ、また誤動作、
ラツチアツプなどの恐れがなく確実なテストモー
ド判定出力を出すことができる。
電源Vccの電圧が変つても常に電源Vccに対し一
定値だけ高い値とすることができ、また誤動作、
ラツチアツプなどの恐れがなく確実なテストモー
ド判定出力を出すことができる。
第１図に本発明の実施例を示す。Tr1〜Trnは
ゲートをドレインに接続したｎ個のＮチヤネル
MOSトランジスタ、Trpはゲートを電源Vccへ
接続したＰチヤネルMOSトランジスタ、TrLは
ゲートを電源Vccへ接続したＮチヤネルMOSト
ランジスタで、これらは直列にしてテスト端子１
０とグランドVss間に接続される。またTrNはゲ
ートをドレインと共に電源Vccへ接続したＮチヤ
ネルMOSトランジスタで（本例では単方向導通
素子として働らく）、ソースはトランジスタTrn
とTrpの接続点Ｑへ接続される。Ｎチヤネルトラ
ンジスタTr1〜Trn等はＰ型半導体基板に形成さ
れるが、ＰチヤネルトランジスタTrpは該基板に
形成したＮ型ウエル内に形成され、そして該ウエ
ルは接続点Ｑへ接続される。そしてトランジスタ
TrpとTrLの接続点Ｑにインバータ１２の入力端
が接続され、該インバータの出力が本回路の出
力になる。
ゲートをドレインに接続したｎ個のＮチヤネル
MOSトランジスタ、Trpはゲートを電源Vccへ
接続したＰチヤネルMOSトランジスタ、TrLは
ゲートを電源Vccへ接続したＮチヤネルMOSト
ランジスタで、これらは直列にしてテスト端子１
０とグランドVss間に接続される。またTrNはゲ
ートをドレインと共に電源Vccへ接続したＮチヤ
ネルMOSトランジスタで（本例では単方向導通
素子として働らく）、ソースはトランジスタTrn
とTrpの接続点Ｑへ接続される。Ｎチヤネルトラ
ンジスタTr1〜Trn等はＰ型半導体基板に形成さ
れるが、ＰチヤネルトランジスタTrpは該基板に
形成したＮ型ウエル内に形成され、そして該ウエ
ルは接続点Ｑへ接続される。そしてトランジスタ
TrpとTrLの接続点Ｑにインバータ１２の入力端
が接続され、該インバータの出力が本回路の出
力になる。
テスト端子１０にテスト電圧VTEを加えない状
態ではトランジスタTrLはオン、Trpはオフで点
ＰはＬレベル、従つて出力はＨレベルで、これ
はノーマルモードを示す。またこの状態ではテス
ト端子１０より流れ込む電流iTは０、またトラン
ジスタTrNを通つてノードＱへ流入する電流iNも
０である。Vccを一定としてVTEを上げて行くと
VTE−nVth＝Vcc＋Vthpとなつた時点で、即ち
Ｑ点電位がゲート電圧のVccよりトランジスタ
Trpの閾値電圧Vthpだけ高くなつた時点でトラ
ンジスタTrpはオンになり、ノードＰはＨレベ
ル、出力はＬレベルとなる。これはテストモー
ドであることを示す。この時流れる電流iTはトラ
ンジスタTrLにより制限される。
態ではトランジスタTrLはオン、Trpはオフで点
ＰはＬレベル、従つて出力はＨレベルで、これ
はノーマルモードを示す。またこの状態ではテス
ト端子１０より流れ込む電流iTは０、またトラン
ジスタTrNを通つてノードＱへ流入する電流iNも
０である。Vccを一定としてVTEを上げて行くと
VTE−nVth＝Vcc＋Vthpとなつた時点で、即ち
Ｑ点電位がゲート電圧のVccよりトランジスタ
Trpの閾値電圧Vthpだけ高くなつた時点でトラ
ンジスタTrpはオンになり、ノードＰはＨレベ
ル、出力はＬレベルとなる。これはテストモー
ドであることを示す。この時流れる電流iTはトラ
ンジスタTrLにより制限される。
この回路ではα＝nVth＋Vthpで一定であり、
第３図の理想的な状態が得られる。またテスト端
子１０がフローテイングであつてもトランジスタ
TrNにより、ノードＱはVcc−Vthに保たれ、ト
ランジスタTrpはオフであるから誤動作は起きな
い。またＰチヤネルトランジスタTrpを形成する
ウエルはノードＱへ接続してTrpのソースと同電
位にしてあるのでＱ点電位がVcc以上に上るとき
発生するTrpのソースからウエルへの電流流出お
よびラツチアツプを避けることができる。
第３図の理想的な状態が得られる。またテスト端
子１０がフローテイングであつてもトランジスタ
TrNにより、ノードＱはVcc−Vthに保たれ、ト
ランジスタTrpはオフであるから誤動作は起きな
い。またＰチヤネルトランジスタTrpを形成する
ウエルはノードＱへ接続してTrpのソースと同電
位にしてあるのでＱ点電位がVcc以上に上るとき
発生するTrpのソースからウエルへの電流流出お
よびラツチアツプを避けることができる。
第５図はテストモード時のVcc対VTE及びiTの
特性を示す。また第６図はVccを一定にしてVTE
を上げて行つた場合のノードＰ，Ｑの電位及び出
力を示す。ノードＱの電位の下限はVcc−Vth
であり、VTEがVcc−Vth＋α′以上に増大すると
（α′＝nVth）、ノードＱの電位は該VTEと共に増大
する。そしてＱ点電位がVcc＋Vthp以上になる
とトランジスタTrpはオンになり、ノードＰはＨ
レベル、出力はＬレベルになる。
特性を示す。また第６図はVccを一定にしてVTE
を上げて行つた場合のノードＰ，Ｑの電位及び出
力を示す。ノードＱの電位の下限はVcc−Vth
であり、VTEがVcc−Vth＋α′以上に増大すると
（α′＝nVth）、ノードＱの電位は該VTEと共に増大
する。そしてＱ点電位がVcc＋Vthp以上になる
とトランジスタTrpはオンになり、ノードＰはＨ
レベル、出力はＬレベルになる。
以上説明したように本発明によればテスト電圧
を、電源Vccの電圧が変つても常に一定値だけ高
い値とすることができ、また誤動作、ラツチアツ
プなどの恐れがなく確実なテストモード判定出力
を出すことができる回路を提供できる。
を、電源Vccの電圧が変つても常に一定値だけ高
い値とすることができ、また誤動作、ラツチアツ
プなどの恐れがなく確実なテストモード判定出力
を出すことができる回路を提供できる。
第１図は本発明の実施例を示す回路図、第２図
は従来例を示す回路図、第３図〜第６図は動作説
明用の特性図である。 第１図でTr1〜Trnは一定電圧降下素子、Trp
はＰチヤネルトランジスタ、TrLはＮチヤネルト
ランジスタ、TrNは単方向導通素子である。
は従来例を示す回路図、第３図〜第６図は動作説
明用の特性図である。 第１図でTr1〜Trnは一定電圧降下素子、Trp
はＰチヤネルトランジスタ、TrLはＮチヤネルト
ランジスタ、TrNは単方向導通素子である。
Claims (1)
- 【特許請求の範囲】 １ 一定の電圧降下素子Tr1〜TrnとＰチヤネル
トランジスタTrpとＮチヤネルトランジスタTrL
を直列にして検出すべき電圧が印加される入力端
子１０とグランド（Vss）間に接続し、 Ｐチヤネル、Ｎチヤネル各トランジスタのゲー
トは電源（Vcc）へ接続し、さらに一定電圧降下
素子とＰチヤネルトランジスタとの接続点(Q)と電
源（Vcc）との間に単方向導通素子TrNを接続
し、且つ該接続点(Q)をＰチヤネルトランジスタが
形成されるウエルへ接続して、該接続点(Q)の電位
が、電源電圧（Vcc）から閾値電圧（Vth）を引
いた値（Vcc−Vth）を下限として、前記入力端
子に印加される電圧（VTE）が電源電圧（Vcc）
を超えているときはその値にしたがつて変動する
ように構成し、 ＰチヤネルトランジスタとＮチヤネルトランジ
スタの接続点(P)ヘインバータ１２を接続して該イ
ンバータより電圧判定出力を取出すことを特徴と
する電圧判定回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61249850A JPS63104300A (ja) | 1986-10-21 | 1986-10-21 | 電圧判定回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61249850A JPS63104300A (ja) | 1986-10-21 | 1986-10-21 | 電圧判定回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63104300A JPS63104300A (ja) | 1988-05-09 |
| JPH0559520B2 true JPH0559520B2 (ja) | 1993-08-31 |
Family
ID=17199112
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61249850A Granted JPS63104300A (ja) | 1986-10-21 | 1986-10-21 | 電圧判定回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63104300A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR950001293B1 (ko) * | 1992-04-22 | 1995-02-15 | 삼성전자주식회사 | 반도체 메모리칩의 병렬테스트 회로 |
| JP2003132674A (ja) | 2001-10-26 | 2003-05-09 | Mitsubishi Electric Corp | 半導体記憶装置 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59107493A (ja) * | 1982-12-09 | 1984-06-21 | Ricoh Co Ltd | テスト回路付きｅｐｒｏｍメモリ装置 |
| JPS6020396A (ja) * | 1983-07-15 | 1985-02-01 | Hitachi Ltd | 信号入力回路 |
| JPS60124124A (ja) * | 1983-12-08 | 1985-07-03 | Nec Corp | 入力回路 |
-
1986
- 1986-10-21 JP JP61249850A patent/JPS63104300A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63104300A (ja) | 1988-05-09 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |