JPH0559585B2 - - Google Patents
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- JPH0559585B2 JPH0559585B2 JP58040922A JP4092283A JPH0559585B2 JP H0559585 B2 JPH0559585 B2 JP H0559585B2 JP 58040922 A JP58040922 A JP 58040922A JP 4092283 A JP4092283 A JP 4092283A JP H0559585 B2 JPH0559585 B2 JP H0559585B2
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- JP
- Japan
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- region
- impurity density
- conductivity type
- base
- channel region
- Prior art date
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- Expired - Lifetime
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B99/00—Subject matter not provided for in other groups of this subclass
- H10B99/10—Memory cells having a cross-point geometry
Landscapes
- Semiconductor Memories (AREA)
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体メモリに関し、特に集積度が
高く、書き込み読み出し速度が速いベースがパン
チスルーしかかつたバイポーラ・トランジスタメ
モリに関する。
高く、書き込み読み出し速度が速いベースがパン
チスルーしかかつたバイポーラ・トランジスタメ
モリに関する。
電位障壁によつてほぼ取り囲まれた領域を半導
体中に形成すると、この領域は電荷を蓄積する機
能をもつ。このようなセルを２つの電位障壁を介
して接触し、２つのセル間の電位関係ないしは両
者間の電位障壁の高さを制御してやれば電荷を２
つのセル間でやりとりすることができメモリとし
て働かせることができる。
体中に形成すると、この領域は電荷を蓄積する機
能をもつ。このようなセルを２つの電位障壁を介
して接触し、２つのセル間の電位関係ないしは両
者間の電位障壁の高さを制御してやれば電荷を２
つのセル間でやりとりすることができメモリとし
て働かせることができる。
本願発明者はすでに、この種のメモリにおいて
電位障壁を形成すべき領域を移動する電荷と同一
導電型領域、逆導電型領域または真性領域で形成
し、電位障壁の実効的高さが２つのセル間の電位
で制御できる半導体メモリを提案した（特公昭61
−58982号（特願昭52−18465号）、特公昭58−
52348号（特願昭52−20653号））。電位障壁が逆導
電型領域で与えられる場合は、この逆導電型領域
が２つのセル間でパンチスルーしかかつた状態に
なるように諸パラメータを選んでいる。従つてい
ずれの場合も電荷は殆ど電界によるドリフトで走
行する。さらに２つのセルを表面とほぼ垂直方向
に配列して、バルク移動度で電荷が移動するよう
にして動作速度と表面利用率とを高めている。そ
の構造例を第１図に示す。第１図ａは平面図であ
り、第１図ｂは第１図ａのＡ−A′線に沿つた断
面図である。p+領域１４にマトリツクス状にn-
領域１３が設けられており、縦の点線はn+埋め
込み層１２を、横方向の一点鎖線は表面に設けら
れるワード線１を示している。これらの図におい
て、p+領域１４にマトリツクス上に設けられた
n-もしくはp-領域の一つがそれぞれ１メモリセ
ルに相当する。第１図ｂでｎ領域１３はp+n-接
合の拡散電位で殆ど完全に空乏層になつている。
ビツト線n+領域１２は図中垂直方向に設けられ
た埋め込み層である。ワード線に書き込み電圧た
とえば10V程度の電圧を加えるとビツト線１２か
ら電子が注入されて表面近傍に電子が蓄積され
る。（状態１がストアされる）ストア状態ではワ
ード線の電位を書き込み時電圧の半分程度に設定
する。データを書き込みたくない（あるいは状態
０を書き込む）メモリセルはビツト線の電位をワ
ード線と同程度に高くすればよい。データの読み
出しは、ワード線電位を接地電位程度に下げれば
よい。ストアされていた電子がビツト線に流れ
る。p+n-接合の拡散電位などから電子は拡散だ
けでなく、ドリフトによつても流れるから読み出
し速度は速い。書き込み時は、ビツト線前面の電
位障壁を越えると強い電界が加わつているから、
書き込み速度は非常に速い。しかも、半導体バル
クの性質を使つているので、表面伝導を用いたこ
れまでのメモリセルに比べて、書き込み読み出し
速度が速くなる。ｐ領域１０４の不純物密度やビ
ツト線１２同志の間隔は、ビツト線１２同志の間
がわずかな中性領域を残してほぼ空乏層になつて
電子のやりとりが起らないように選定すればよ
い。
電位障壁を形成すべき領域を移動する電荷と同一
導電型領域、逆導電型領域または真性領域で形成
し、電位障壁の実効的高さが２つのセル間の電位
で制御できる半導体メモリを提案した（特公昭61
−58982号（特願昭52−18465号）、特公昭58−
52348号（特願昭52−20653号））。電位障壁が逆導
電型領域で与えられる場合は、この逆導電型領域
が２つのセル間でパンチスルーしかかつた状態に
なるように諸パラメータを選んでいる。従つてい
ずれの場合も電荷は殆ど電界によるドリフトで走
行する。さらに２つのセルを表面とほぼ垂直方向
に配列して、バルク移動度で電荷が移動するよう
にして動作速度と表面利用率とを高めている。そ
の構造例を第１図に示す。第１図ａは平面図であ
り、第１図ｂは第１図ａのＡ−A′線に沿つた断
面図である。p+領域１４にマトリツクス状にn-
領域１３が設けられており、縦の点線はn+埋め
込み層１２を、横方向の一点鎖線は表面に設けら
れるワード線１を示している。これらの図におい
て、p+領域１４にマトリツクス上に設けられた
n-もしくはp-領域の一つがそれぞれ１メモリセ
ルに相当する。第１図ｂでｎ領域１３はp+n-接
合の拡散電位で殆ど完全に空乏層になつている。
ビツト線n+領域１２は図中垂直方向に設けられ
た埋め込み層である。ワード線に書き込み電圧た
とえば10V程度の電圧を加えるとビツト線１２か
ら電子が注入されて表面近傍に電子が蓄積され
る。（状態１がストアされる）ストア状態ではワ
ード線の電位を書き込み時電圧の半分程度に設定
する。データを書き込みたくない（あるいは状態
０を書き込む）メモリセルはビツト線の電位をワ
ード線と同程度に高くすればよい。データの読み
出しは、ワード線電位を接地電位程度に下げれば
よい。ストアされていた電子がビツト線に流れ
る。p+n-接合の拡散電位などから電子は拡散だ
けでなく、ドリフトによつても流れるから読み出
し速度は速い。書き込み時は、ビツト線前面の電
位障壁を越えると強い電界が加わつているから、
書き込み速度は非常に速い。しかも、半導体バル
クの性質を使つているので、表面伝導を用いたこ
れまでのメモリセルに比べて、書き込み読み出し
速度が速くなる。ｐ領域１０４の不純物密度やビ
ツト線１２同志の間隔は、ビツト線１２同志の間
がわずかな中性領域を残してほぼ空乏層になつて
電子のやりとりが起らないように選定すればよ
い。
第１図の構造は、前述したように高速度化が容
易である。しかし、ゲートp+領域１４によつて
囲まれたn-領域１３の幅Wcはゲートp+領域１４
から０バイアスで拡がる空乏層の厚みの２倍以下
にすることが多いので、n-領域１３の不純物密
度の平方根の逆数にほぼ比例して大きくなり、集
積密度が低下してしまう。
易である。しかし、ゲートp+領域１４によつて
囲まれたn-領域１３の幅Wcはゲートp+領域１４
から０バイアスで拡がる空乏層の厚みの２倍以下
にすることが多いので、n-領域１３の不純物密
度の平方根の逆数にほぼ比例して大きくなり、集
積密度が低下してしまう。
本発明は叙上の欠点を改善した半導体メモリを
提供するもので、従来の低容量性を大きく損じな
いで、高集積度を有することを可能にするもので
ある。
提供するもので、従来の低容量性を大きく損じな
いで、高集積度を有することを可能にするもので
ある。
本発明はもとの出願（特許第1225198号（特開
昭53−116084号公報、特公昭59−2379号公報））
の分割出願である。もとの出願では、ビツト線領
域とチヤンネル領域とが同導電型であるSIT型構
造についての権利を主張したが、本発明ではビツ
ト線領域とは反対導電型のベース領域がチヤンネ
ル領域中に存在するバイポーラトランジスタ構造
について提案する。
昭53−116084号公報、特公昭59−2379号公報））
の分割出願である。もとの出願では、ビツト線領
域とチヤンネル領域とが同導電型であるSIT型構
造についての権利を主張したが、本発明ではビツ
ト線領域とは反対導電型のベース領域がチヤンネ
ル領域中に存在するバイポーラトランジスタ構造
について提案する。
本発明の要旨は、ベース電極取り出し領域（ゲ
ート領域）が形成される低不純物密度領域に階段
状もしくはなだらかな不純物密度分布をもたせ、
ベース電極取り出し領域（ゲート領域）が形成さ
れる主表面側の不純物密度を比較的高くして、ベ
ース電極取り出し領域（ゲート領域）間隔を狭く
すると共に、ベース電極取り出し領域（ゲート領
域）の下には不純物密度のより低い層もしくは真
性半導体層を形成して、ベース電極取り出し領域
（ゲート領域）周辺の容量を低下するものである。
ｐ基板と、ｐ基板の上部にn+埋め込み層によつ
て形成された複数のビツト線と、ビツト線の上部
のn-の第１のチヤンネル領域と、その上部のn-
の互いに独立した複数個の第２のチヤンネル領域
と、第２チヤンネル領域のそれぞれを挾むように
形成されたp+ベース電極取り出し領域と、p+ベ
ース電極に接続されたパンチスルーしかかつたｐ
ベース領域と、第２のチヤンネル領域の上部の絶
縁物を介して電荷蓄積のための容量を構成すべく
形成された複数のワード線とを具備し、複数のビ
ツト線と複数のワード線とから成るメモリマトリ
ツクスの交点の少なく共一部がベースがパンチス
ルーしかかつたバイポーラトランジスタのメモリ
セルとなるものである。
ート領域）が形成される低不純物密度領域に階段
状もしくはなだらかな不純物密度分布をもたせ、
ベース電極取り出し領域（ゲート領域）が形成さ
れる主表面側の不純物密度を比較的高くして、ベ
ース電極取り出し領域（ゲート領域）間隔を狭く
すると共に、ベース電極取り出し領域（ゲート領
域）の下には不純物密度のより低い層もしくは真
性半導体層を形成して、ベース電極取り出し領域
（ゲート領域）周辺の容量を低下するものである。
ｐ基板と、ｐ基板の上部にn+埋め込み層によつ
て形成された複数のビツト線と、ビツト線の上部
のn-の第１のチヤンネル領域と、その上部のn-
の互いに独立した複数個の第２のチヤンネル領域
と、第２チヤンネル領域のそれぞれを挾むように
形成されたp+ベース電極取り出し領域と、p+ベ
ース電極に接続されたパンチスルーしかかつたｐ
ベース領域と、第２のチヤンネル領域の上部の絶
縁物を介して電荷蓄積のための容量を構成すべく
形成された複数のワード線とを具備し、複数のビ
ツト線と複数のワード線とから成るメモリマトリ
ツクスの交点の少なく共一部がベースがパンチス
ルーしかかつたバイポーラトランジスタのメモリ
セルとなるものである。
以下に図面を用いて本発明を詳述する。
第２図は、本発明の一例であり、記憶セルを二
次元的に配置した場合の断面構造例を示す。ｐ型
基板１０４に埋め込まれたn+領域（ビツト線）
１２と表面でMIS構造を有した電極（ワード線）
１がＸ−Ｙマトリツクスを形成する。ベースｐ領
域１１４は主動作領域でパンチスルーしかかつて
いる如く不純物密度、厚みが選ばれている。ユニ
ツトセルを構成しているバイポーラトランジスタ
のエミツタ及びコレクタ領域は低不純物密度領域
１３３の上部及びn+領域１２であり交換可能で
ある。第２図ａではチヤンネルの形成されるｎ型
低不純物密度領域は、ｐベース領域１１４をはさ
んで相対的に高不純物密度の第２のチヤンネル領
域１３３と低不純物密度（または真性半導体）の
第１のチヤンネル領域１１３からなつている。第
２図ｂでは、ｐベース領域１１４はｎ型で高不純
物密度の第２のチヤンネル領域１３３の内部に形
成され、その下にｎ型で低不純物密度の第１のチ
ヤンネル領域１１３が形成されている。この
BPTはベースがパンチスルーしかかつているの
でベースの電位障壁は静電誘導によつて制御さ
れ、SITと同様な利点をもつているが、ノーマ
リ・オフ型動作をする。SITとほぼ同様な動作機
構をもつが、SITとは異なり、n-層１３３の不純
物密度とは無関係に、ｐベース領域１１４の不純
物密度を選ぶことによりベース電極取り出し用
p+領域１４１の間隔Wcを狭くすることができる
ので、高集積密度化が可能である。第２図ａは、
ベース電極取り出し用p+領域１４１が表面に形
成された場合で、第２図ｂはベース電極取り出し
用p+領域１４１がステツプ型に切り込まれた凹
部側壁に形成され、ベース電極４が凹部底面に形
成された絶縁物２０の上に形成されている。第２
図ｂでは第２のチヤンネル領域１３３の内部にパ
ンチスルーしかかつたベースｐ領域１１４が形成
され、第２図ａでは第１のチヤンネル領域１１３
と第２のチヤンネル領域１３３の境界部にパンチ
スルーしかかつたベースｐ領域１１４が形成され
ている。第２図ａと第２図ｂとは互いに直交する
方向の断面図であり、第２図ｂでビツト線１２が
１本しか示されていないが、断面に垂直方向の断
面図によればビツト線１２は複数本となることは
明らかである。書き込み、蓄積、読み出しは各電
極１，１２、場合によれば４（またはｐ型領域１
４１）の電圧制御によつて行われる。相対的に高
不純物密度の低不純物密度領域１３３の存在によ
り拡散電位を高くできるので、蓄積時のリークを
少なくできると共に、より低不純物密度（または
真性半導体）領域１１３の存在により容量を小さ
くできるので、高速の書き込み、読み出しが可能
となる。さらに、記憶装置の集積度が向上できる
ことが最も効果的である。
次元的に配置した場合の断面構造例を示す。ｐ型
基板１０４に埋め込まれたn+領域（ビツト線）
１２と表面でMIS構造を有した電極（ワード線）
１がＸ−Ｙマトリツクスを形成する。ベースｐ領
域１１４は主動作領域でパンチスルーしかかつて
いる如く不純物密度、厚みが選ばれている。ユニ
ツトセルを構成しているバイポーラトランジスタ
のエミツタ及びコレクタ領域は低不純物密度領域
１３３の上部及びn+領域１２であり交換可能で
ある。第２図ａではチヤンネルの形成されるｎ型
低不純物密度領域は、ｐベース領域１１４をはさ
んで相対的に高不純物密度の第２のチヤンネル領
域１３３と低不純物密度（または真性半導体）の
第１のチヤンネル領域１１３からなつている。第
２図ｂでは、ｐベース領域１１４はｎ型で高不純
物密度の第２のチヤンネル領域１３３の内部に形
成され、その下にｎ型で低不純物密度の第１のチ
ヤンネル領域１１３が形成されている。この
BPTはベースがパンチスルーしかかつているの
でベースの電位障壁は静電誘導によつて制御さ
れ、SITと同様な利点をもつているが、ノーマ
リ・オフ型動作をする。SITとほぼ同様な動作機
構をもつが、SITとは異なり、n-層１３３の不純
物密度とは無関係に、ｐベース領域１１４の不純
物密度を選ぶことによりベース電極取り出し用
p+領域１４１の間隔Wcを狭くすることができる
ので、高集積密度化が可能である。第２図ａは、
ベース電極取り出し用p+領域１４１が表面に形
成された場合で、第２図ｂはベース電極取り出し
用p+領域１４１がステツプ型に切り込まれた凹
部側壁に形成され、ベース電極４が凹部底面に形
成された絶縁物２０の上に形成されている。第２
図ｂでは第２のチヤンネル領域１３３の内部にパ
ンチスルーしかかつたベースｐ領域１１４が形成
され、第２図ａでは第１のチヤンネル領域１１３
と第２のチヤンネル領域１３３の境界部にパンチ
スルーしかかつたベースｐ領域１１４が形成され
ている。第２図ａと第２図ｂとは互いに直交する
方向の断面図であり、第２図ｂでビツト線１２が
１本しか示されていないが、断面に垂直方向の断
面図によればビツト線１２は複数本となることは
明らかである。書き込み、蓄積、読み出しは各電
極１，１２、場合によれば４（またはｐ型領域１
４１）の電圧制御によつて行われる。相対的に高
不純物密度の低不純物密度領域１３３の存在によ
り拡散電位を高くできるので、蓄積時のリークを
少なくできると共に、より低不純物密度（または
真性半導体）領域１１３の存在により容量を小さ
くできるので、高速の書き込み、読み出しが可能
となる。さらに、記憶装置の集積度が向上できる
ことが最も効果的である。
相対的に高い不純物密度を有する低不純物密度
領域１３３は、1017cm-3以下の不純物密度を有
し、厚みは目的により適宜選ばれる。より低密度
の低不純物密度領域１１３の不純物密度は1015cm
−３以下が望ましい。チヤンネル幅Wc，ベースp+
領域１４１の厚み及びn-領域１３３、n-（または
ｉ）領域１１３の不純物密度、厚み及びベースｐ
領域１１４の不純物密度、厚みは目的に応じ適宜
選ばれるが、空乏層が第２のチヤンネル領域を閉
じている如く、n-層１３３の不純物密度及びｐ
領域１１４の不純物密度とチヤンネル幅Wcを選
ぶことが望ましく、またn-（またはｉ）層１１３
もすべて空乏化していることが少数キヤリア蓄積
効果を少なくする上でさらに望ましい。
領域１３３は、1017cm-3以下の不純物密度を有
し、厚みは目的により適宜選ばれる。より低密度
の低不純物密度領域１１３の不純物密度は1015cm
−３以下が望ましい。チヤンネル幅Wc，ベースp+
領域１４１の厚み及びn-領域１３３、n-（または
ｉ）領域１１３の不純物密度、厚み及びベースｐ
領域１１４の不純物密度、厚みは目的に応じ適宜
選ばれるが、空乏層が第２のチヤンネル領域を閉
じている如く、n-層１３３の不純物密度及びｐ
領域１１４の不純物密度とチヤンネル幅Wcを選
ぶことが望ましく、またn-（またはｉ）層１１３
もすべて空乏化していることが少数キヤリア蓄積
効果を少なくする上でさらに望ましい。
本発明によれば、ｐベース領域１１４の存在に
より、チヤンネル幅Wcを狭くでき、集積回路化
したときに集積密度を向上することができる。
より、チヤンネル幅Wcを狭くでき、集積回路化
したときに集積密度を向上することができる。
本発明によれば、n-層１１３を低不純物密度
として、n-層１３３を高不純物密度とすること
ができるので、ベース及びベース電極取り出し領
域の接合容量は小さくできるので、高速の書き込
み、読み出しができる。本発明によればn-層１
３３の不純物密度を高くでき、ｐベース層１１４
との拡散電位を高くできるので、蓄積時のリーク
を少なくでき、メモリーの保持時間が長くなる。
として、n-層１３３を高不純物密度とすること
ができるので、ベース及びベース電極取り出し領
域の接合容量は小さくできるので、高速の書き込
み、読み出しができる。本発明によればn-層１
３３の不純物密度を高くでき、ｐベース層１１４
との拡散電位を高くできるので、蓄積時のリーク
を少なくでき、メモリーの保持時間が長くなる。
以上いくつかの具体例を説明したが、各領域の
導電型を逆にすることも可能である。更に、半導
体材料としてSiを例にとつたが、Ge，GaAsなど
−族間化合物及びその混晶などが用いること
ができ、動作電圧が低いので、必ずしも単結晶で
ある必要はなく、多結晶、アモルフアス半導体が
一部もしくは全体を形成してもよい。製造方法も
周知の結晶成長技術、不純物拡散、合金、イオン
注入等の不純物添加技術、選択エツチ技術等を用
いることができる。
導電型を逆にすることも可能である。更に、半導
体材料としてSiを例にとつたが、Ge，GaAsなど
−族間化合物及びその混晶などが用いること
ができ、動作電圧が低いので、必ずしも単結晶で
ある必要はなく、多結晶、アモルフアス半導体が
一部もしくは全体を形成してもよい。製造方法も
周知の結晶成長技術、不純物拡散、合金、イオン
注入等の不純物添加技術、選択エツチ技術等を用
いることができる。
本発明による半導体記憶装置は、低消費電力
で、高速の書き込み、読み出しができ、しかも高
集積化が可能なので、RAM，RWM，POM、不
揮発性メモリ等応用例は数知れないものがあり、
工業的価値は極めて高いものである。
で、高速の書き込み、読み出しができ、しかも高
集積化が可能なので、RAM，RWM，POM、不
揮発性メモリ等応用例は数知れないものがあり、
工業的価値は極めて高いものである。
第１図ａ及びｂは本願発明者が提案した従来の
半導体メモリでａは平面図、ｂはＡ−A′に沿つ
た断面図、第２図は本発明の応用例である。 １……ワード線、４……ベース電極、１２……
ビツト線、２０，２１……絶縁物、１１３……第
１のチヤンネル領域、１１４……ベース領域、１
３１……第２のチヤンネル領域、１４１……ベー
ス電極取り出し領域、１０４……基板。
半導体メモリでａは平面図、ｂはＡ−A′に沿つ
た断面図、第２図は本発明の応用例である。 １……ワード線、４……ベース電極、１２……
ビツト線、２０，２１……絶縁物、１１３……第
１のチヤンネル領域、１１４……ベース領域、１
３１……第２のチヤンネル領域、１４１……ベー
ス電極取り出し領域、１０４……基板。
Claims (1)
- １ 第１導電型の半導体基板１０４と、該半導体
基板の上部に形成された該第１導電型とは反対導
電型である第２導電型高不純物密度の複数のビツ
ト線１２と、該ビツト線の上部に形成された第２
導電型低不純物密度の第１のチヤンネル領域１１
３と、該第１のチヤンネル領域の上部に形成され
た第２導電型で、該第１のチヤンネル領域よりも
高不純物密度で互いに独立した複数個の第２のチ
ヤンネル領域１３３と、該互いに独立した複数個
の第２のチヤンネル領域のそれぞれを挾むように
形成された第１導電型高不純物密度のベース電極
取り出し領域１４１と、該ベース電極取り出し領
域および該第２のチヤンネル領域に隣接して形成
された第１導電型のベース領域１１４と、前記第
２のチヤンネル領域の上部に形成された絶縁物２
１と、該絶縁物の上部に形成された複数のワード
線１とから構成される半導体メモリにおいて、前
記ベース領域が、前記ベース領域の上に存在する
前記第１のチヤンネル領域および前記ベース領域
の下に存在する前記第１のチヤンネル領域もしく
は前記第２のチヤンネル領域との拡散電位でパン
チスルーしかけていることを特徴とする半導体集
積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58040922A JPS58169962A (ja) | 1983-03-12 | 1983-03-12 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58040922A JPS58169962A (ja) | 1983-03-12 | 1983-03-12 | 半導体集積回路 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP52030900A Division JPS592379B2 (ja) | 1977-03-19 | 1977-03-19 | 半導体メモリ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58169962A JPS58169962A (ja) | 1983-10-06 |
| JPH0559585B2 true JPH0559585B2 (ja) | 1993-08-31 |
Family
ID=12593986
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58040922A Granted JPS58169962A (ja) | 1983-03-12 | 1983-03-12 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58169962A (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS592379B2 (ja) * | 1977-03-19 | 1984-01-18 | 財団法人半導体研究振興会 | 半導体メモリ |
-
1983
- 1983-03-12 JP JP58040922A patent/JPS58169962A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58169962A (ja) | 1983-10-06 |
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