JPS592379B2 - 半導体メモリ - Google Patents

Description

【発明の詳細な説明】 本発明は、半導体メモリに関し、特に集積度が高く、書
き込み読み出し速度が速い半導体メモリに関する。

半導体と異なる物質、および異なる性質の半導体同志が
接触するとき両者の間に接触電位差が生じ、正孔または
伝導電子に対して電位障壁として働くことはよく知られ
ている。

電位障壁によつてほぼ取り囲まれた領域を半導体中に形
成すると、この領域は電荷を蓄積する機能をもつ。

このようなセルを２つ電位障壁を介して接触し、２つの
セル間の電位関係ないしは両者間の電位障壁の高さを制
御してやれば電荷を２つのセル間でやりとりすることが
できメモリとして働かせることができる。本願発明者は
すでに、この種のメモリにおいて電位障壁を形成すべき
領域を移動する電荷と同一導電型領域、逆導電型領域ま
たは真性領域で形成し、電位障壁の実効的高さが２つの
セル間の電位で制御できる半導体メモリを提案した（特
願昭５２−１８４６５号、特願昭５２−２０６５３号）
。

電位障壁が逆導電型領域で与えられる場合は、この逆導
電型領域が２つのセル間でパンチスルーしかかつた状態
になるように諸パラメータを選んでいる。従つていずれ
の場合も電荷は殆んど電界によるドリフトで走行する。
さらに２つのセルを表面とほぼ垂直方向に配列して、バ
ルク移動度で電荷が移動するようにして動作速度と表面
利用率とを高めている。その構造例を第１図に示す。第
１図ａは平面図であり、第１図ｂは第１図ａのＡ一Ａ’
線に沿つた断面図である。ｐ＊領域１４にマトリックス
状にπ領域１３が設けられており、縦の点線はｎ”埋め
込み層１２を、横方向の一点鎖線は表面に設けられるワ
ード線１を示している。これらの図において、ｐｆ領域
１４にマトリックス状に設けられたｎ−もしくはｐ一領
域の一つがそれぞれ１メモリセルに相当する。第３図ｂ
でｎ領域１３はｐｆｎ’接合の拡散電位で殆んど完全に
空乏層になつている。ビット線ｎ＊領域」２は図中垂直
方向に設けられた埋め込み層である。ワード線に書き込
み電圧たとえば１０Ｖ程度の電圧を加えるとビツト線１
２から電子が注入されて表面近傍に電子が蓄積される。
（状態１がストアされる）ストア状態ではワード線の電
位を書き込み時電圧の半分程度に設定する。データを書
き込みたくない（或いは状態０を書き込む）メモリセル
はビツト線の電位をワード線と同程度に高くすればよい
。データの読み出しは、ワード線電位を設置電位程度に
下げればよい。ストアされていた電子がビツト線に流れ
る。ｐ＋ｎ一接合の拡散電位などから電子は拡散だけで
なく、ドリフトによつても流れるから読み出し速度は速
い。書き込み時は、ビツト線前面の電位障壁を越えると
強い電界が如わつているから、書き込み速度は非常に速
い。しかも、半導体バルクの性質を使つているので、表
面伝導を用いたこれまでのメモリセルに比べて、書き込
み読み出し速度が速くなる。ｐ領域１０４の不純物密度
やビツト線１２同志の間隔は、ビツト線同志の間がわず
かな中性領域を残してほぼ空乏層になつて電子のやりと
りが起こらないように選定すればよい。第１図の構造は
、前述したように高速度化が容易である。しかし、ゲー
トｐ＋領域１４によつて囲まれたｎ一領域１３の幅Ｗｃ
はゲートｐ＋領域１４が０バイアスで拡がる空乏層の厚
みの２倍以下にすることが多いので、ｎ一領域１３の不
純物密度の平方根の逆数にほぼ比例して大きくなり、集
積密度が低下してしまう。本発明は叙上の欠点を改善し
た半導体メモリを提供するもので、従来の低容量性を大
きく損じないで、高集積度を有することを可能にするも
のである。

本発明の要旨は、ゲートが形成される低不純物密度領域
に階段状もしくはなだらかな不純物密度分布をもたせ、
ゲートが形成される主表面側の不純物密度を比較的高く
して、ゲート間隔を狭くすると共に、ゲートの下には不
純物密度のより低い層もしくは真性半導体層を形成して
、ゲート周辺の容量を低下するものである。以下に図面
を用いて本発明を詳述する。

第２図は、本発明の一例であり、記憶セルを二次元的に
配置した場合の断面構造例を示す。

ｐ型基板１０４に埋め込まれたｎ＋領域１２と表面でＭ
ＩＳ構造を有した電極１がＸ−Ｙマトリツクスを形成す
る。書き込み、蓄積、読み出しは各電極１，１２、場合
によれば４（またはｐ型領域１４）の電圧制御によつて
行なわれる。相対的に高不純物密度の低不純物密度領域
１３′の存在により拡散電位を高くできるので、蓄積時
のリークを少なくできると共に、より低不純物密度（ま
たは真性半導体）領域１１３の存在により容量を小さく
できるので、高速の書き込み、読み出しが可能となる。
さらに、記憶装置の集積度が向上できることが最も効果
的である。ゲート領域の構造は、シヨツトキ一構造、Ｍ
ＩＳ構造を用いることができ、第２図に示した構造に限
られるものではない。又、フローテイング・ゲートを設
けて、不揮発性メモリを形成することも勿論可能である
。相対的に高い不純物密度を有する低不純物密度領域１
３′は、１０１７ｃ７ｒＬ−３以下の不純物密度を有し
、厚みは目的により適宜選ばれる。

より低密度の低不純物密度領域１１３の不純物密度は１
０１５ｃＴｒＬ−３以下が望ましい、チヤンネル幅ＷＣ
ｌゲートｐ＋領域１４の厚み及びｎ一領域１３′、ｎ−
（またはｉ）領域１１３の不純物密度、厚みは目的に応
じ適宜選ばれるが、例えばゲート４に電圧のかからない
状態（０バイアスまたはオープン）をオフ状態として用
いるノーマリ・オフ型では、ゲート接合の拡散電位でチ
ヤンネルに電位障壁が形成される如く、いいかえれば空
乏層がチヤンネル領域を綴じている如く、ｎ一層１３′
の不純物密度とチヤンネル幅Ｗｃを選ぶことが望ましく
、またｎ′（または１）層１１３もすべて空乏化してい
ることが少数キヤリア蓄積効果を少なくする上でさらに
望ましい。ノーマリ・オン型では逆に、チヤンネルに電
荷中性近似領域が形成されていることが望ましく、各領
域の不純物密度・寸法が選ばれる。本発明によれば、ｎ
一層１３′の存在により、チヤンネル幅Ｗｃを狭くでき
、集積回路化したときに集積密度を向上することができ
る。以上いくつかの具体例を説明したが、各領域の導電
型を逆にすることも可能である。

更に、半導体材料としてＳｉを例にとつたが、Ｇｅ，Ｇ
ａ，Ａｓ等−族間化合物及びその混晶などが用いること
ができ、動作電圧が低いので、必ずしも単結晶である必
要はなく、多結晶、アモルフアス半導体が一部もしくは
全体を形成してもよい。製造方法も周知の結晶成長技術
、不純物拡散、合金、イオン注入等の不純物添加技術、
選択丁ンチ技術等を用いることができる。本発明による
半導体記憶装置は、低消費電力で、高速の書き込み、読
み出しができ、しかも高集積化が可能なので、ＲＡＭ，
ＲＷＭ，ＲＯＭｌ不揮発性メモリ等応用例は数知れない
ものがあり、工業的価値は極めて高いものである〇

【図面の簡単な説明】

第１図ａ及びｂは本願発明者が提案した従来の半導体メ
モリでａは平面図、ｂはＡＯＡ−Ａ′に沿つた断面図、
第２図は本発明の応用例である。

Claims (1)

【特許請求の範囲】
1. １ 半導体チップを用い、複数のワード線と複数のビッ
   ト線とから成るメモリマトリックスの交点の少なくとも
   一部にメモリセルを含み、前記メモリセルが、前記半導
   体チップ中に形成された第１の導電型の高不純物密度を
   有する半導体ビット領域と、前記半導体チップ表面部に
   形成された半導体蓄積領域と、前記半導体ビット領域と
   前記半導体蓄積領域との間に形成された不純物密度の異
   なる少なく共２つ以上の高抵抗半導体領域、前記半導体
   蓄積領域に近接して前記半導体チップ上に形成された、
   前記半導体蓄積領域の電位を制御するための絶縁電極構
   造と、前記２つ以上の高抵抗半導体領域に隣接して設け
   られたゲート領域とを有し、ゲート領域の間隔が最も狭
   い高抵抗半導体領域の不純物密度を他の高抵抗半導体領
   域の不純物密度より高くなる如くしたことを特徴とする
   半導体メモリ。