JPH0560136B2 - - Google Patents

Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明は各種装置の制御装置に係り、特に複数
の制御ユニツトから成る制御装置に関する。以下
の説明は論理回路によつて行なうが、同様の考え
は流体制御装置、機構的な制御装置にも適用でき
る。

〔発明の背景〕

一般に装置を複数の処理ブロツクで構成し、各
ブロツクの機能やブロツク間の結合を変えて多機
能なものとすることができる。このとき各ブロツ
クを正しいタイミングで制御することが必要であ
る。画像データの処理を例にとつて第１図を用い
て説明する。図中、引用符号１は被処理画像デー
タを格納する画像メモリ、２は処理後画像データ
を格納する画像メモリ、３，４は演算処理ブロツ
クで、たとえば順次切出した２次元局部データに
対する係数行列との積和処理や、閾値処理などを
行なうものである。画像データの処理の途中の１
ステツプをとると、例えば第１図ａのように画像
メモリ１のデータを順次読出して演算処理ブロツ
ク３，４で加工し、その結果を画像メモリ２に格
納するような処理がある。また別のステツプの例
では第１図ｂのように画像メモリ２のデータを順
次読出して演算処理ブロツク３で加工しその結果
を画像メモリ１に格納する。これらの処理を行な
うためには、画像メモリに対してはＸ，Ｙの２次
元のアドレス値を発生して供給したり、演算処理
ブロツクに対しては所期値のセツトや出力値をサ
ンプルホールドするなどの制御をタイミングを正
確に合わせる必要がある。各ブロツクでは入出力
の間に遅延があり、後のブロツクほどこの遅延を
累積した分だけ制御のタイミングを遅らせる必要
がある。

このようにタイミングずれの制御のために第２
図のような装置の構成が考えられる。すなわち処
理ブロツクである被制御ブロツク１，２，３，４
に対して、アドレス制御ユニツト５，６や演算処
理ブロツク３，４に対して細かい動作ステツプを
指示する制御ユニツト７，８などを有し、さらに
これらに起動のタイミングを与える上位制御ユニ
ツト９が有る構成となつている。

この上位制御ユニツト９を限定したシーケンス
に対して専用回路で構成することは可能である
が、機能の追加変更が困難であり装置毎に設計の
手間を要する。

マイクロプログラムによる制御の方法や、プロ
グラマブルシーケンサなどマイクロコンピユータ
を用いた方法など、柔軟にシーケンスを組むこと
のできる方式があるが、これらの方式では例えば
画像処理のように処理ブロツクである被制御ブロ
ツク自身が高速の専用回路であるときには、クロ
ツク単位でのこまかなタイミングを制御すること
は困難である。

〔発明の目的〕

本発明の目的は、多様なシーケンスを電子的に
切換えて共通に処理でき、かつ高速のクロツク単
位でのタイミング制御を実現する複数の処理ブロ
ツクの制御装置を提供することにある。

〔発明の概要〕

本発明は、データの記憶または演算処理を行う
ものであつて、所定のクロツク単位に動作タイミ
ングが異なる複数の処理ブロツクに対応した複数
の制御ユニツトを備えた複数の処理ブロツクの制
御装置において、タイミング共通信号を供給する
信号線が上記複数の制御ユニツトに接続され、上
記複数の制御ユニツトの各々は、上記タイミング
共通信号を発信または受信可能な構成とし、外部
から指定された遅延クロツク数により対応する処
理ブロツクに応じて上記タイミング共通信号を遅
延させ、遅延タイミング信号を生成する可変遅延
手段と、上記遅延タイミング信号より対応する処
理ブロツク内の記憶または演算処理にて必要とさ
れるタイミングで制御パルスを発生する制御信号
発生手段を備え、上記複数の制御ユニツトの中
で、起動元となる制御ユニツトは、上記タイミン
グ共通信号を発信し、他の制御ユニツトは、上記
タイミング共通信号を受信して、上記可変遅延手
段および上記制御信号発生手段により対応する処
理ブロツクに応じた制御パルスを発生するように
構成したことを特徴とする。

〔発明の実施例〕

以下本発明の一実施例を第３図の装置構成図で
説明する。

図中１０−１，１０−３は装置を構成する被制
御ブロツクであり、本実施例では具体的には１０
−１，１０−３はデーターメモリであり、１０−
２は演算処理ブロツクであるが、本発明の応用は
このような処理ブロツクである被制御ブロツクの
種類、構成に限定されないのはもちろんのことで
ある。データメモリ１０−１は入力信号線１１−
１からデータを取込み、記憶する。記憶されたデ
ータを信号線１１−２により外部に送り出すこと
もでき、あるいは演算処理ブロツク１０−２で加
工して信号線１１−３によりデータメモリ１０−
３に送ることもできる。又データメモリ１０−３
のデータを信号線１１−４により再び演算処理ブ
ロツク１０−２で加工し、信号線１１−３により
データメモリ１０−１に戻すこともできる。これ
らの信号１１−１〜１１−４はデイジタル化した
信号を表わす複数のビツトに対応した本数の信号
線とする。各ブロツクには入力信号を切換えるた
めの選択回路１０１−１，１０１−２，１０１−
３と出力レジスタ１０２−１，１０２−２，１０
２−３があり上記の信号線と接続している。選択
回路の切換えは上位制御ユニツト１４から制御デ
ータバス１５を通じて指示される。

データメモリ１０−１，１０−３には記憶部１
０３−１，１０３−３があり、上記のような動作
をするためには、メモリアドレス信号１２−１，
１２−３と書込みストローブ信号１３−１，１３
−３を必要とする。

演算処理ブロツクの例として周囲平均処理と微
分処理とを考えることとする。入力データをx_i
（ｉ＝１，２，…，Ｎ）とすると周囲平均処理で
の出力は y_i＝１／ｋ_k 〓^j=1 x_i+1-1 であり、微分処理での出力は y_i＝１／ａ（x_i+1−x_i） である。そのため加減算器（ALU）１０４、デ
ータラツチ１０５，１０６、除算器１０７データ
選択回路（MPX）１０８があり、上位制御ユニ
ツト１４からの指示に従つて機能を切換える。す
なわち周囲平均処理では加減算器１０４を加算モ
ードに、データ選択回路１０８は加減算器の出力
を選択する。まずサイクルスタートパルス１６に
よつてデータラツチを０にクリアする。入力信号
とデータラツチの内容は加減算器１０４で加算さ
れその結果はデータ選択回路１０８を経由して戻
り、次のクロツクでデータラツチ１０５に取込ま
れる。以後このデータラツチの値と入力とが順次
加算されＫ回目の加算が行なわれると再びサイク
ルスタートパルス１６によつてデータラツチ１０
５は０となり同時に加算結果はデータラツチ１０
６に取込まれる。データラツチの内容は除算器１
０７で除算を行ない商を出力ラツチパルス１７−
２のタイミングで出力レジスタ１０２−２に取込
まれる。

一方微分処理では加減算器１０４は減算モード
とし、データ選択回路１０８は入力データを選択
する。またデータラツチ１０５はこのときにはサ
イクルスタートパルス１６によつてデータを取込
む。こうすると、データラツチ１０５にいつも１
サイクル前の入力データが保持され、加減算器１
０４によつて差分値が求まり、結果は１サイクル
毎にデータラツチ１０６に取込まれさらに除算器
１０７で除算後出力ラツチパルス１７−２のタイ
ミングで出力レジスタ１０２−２に取込まれる。

データメモリ１０−１，１０−３に夫々に設け
られた出力レジスタ１０２−１，１０２−３に用
いる出力ラツチパルスが１７−１，１７−３であ
る。データメモリ１０−１は１クロツクで読み書
き可、１０−３は２クロツクで読み書き可とす
る。

以上に述べたような処理を行なうためメモリア
ドレス信号１２−１，１２−３、書き込みストロ
ーブ信号１３−１，１３−３、サイクルスタート
パルス１６、出力ラツチパルス１７−１，１７−
２，１７−３などの制御信号を必要とするが、こ
れらは各回路での遅延段数に応じて発生させるこ
とが必要である。たとえばデータメモリ１０−１
の記憶部１０３−１にアドレスを与えてから演算
処理ブロツク１０−２に至るには、出力レジスタ
１０２−１を通るため１クロツクの遅延があり、
また演算処理ブロツク１０−２では周囲平均処理
の際には先頭のデータ入力がＫ段でデータラツチ
１０６に結果が取込まれさらに除算器１０７の動
作のため２クロツクの遅らせて出力ラツチ１０２
−２に取込まれる。一方データメモリ１０−３で
はアドレスを与えて０から２クロツク後に出力レ
ジスタ１０２−３に読出しデータを取込む。演算
処理ブロツク１０−２では入力信号間隔の２クロ
ツクに１回制御パルスを必要とし、先頭入力デー
タ到着後２クロツクでデータラツチ１０５まで、
４クロツクでデータラツチ１０６まで、６クロツ
クで出力レジスタ１０２−２まで結果が現われ
る。

上記のようなタイミングで必要な信号を発生さ
せる必要があり、さらに上記以外にも多種の処理
を行なわせるためには自由にタイミング関係を切
換える必要があることがわかる。

本発明によることの実施例においてはデータメ
モリ１０−１，１０−３、演算処理ブロツク１０
−２に対して１個づつの制御ユニツト２０−１，
２０−３，２０−２を設け上記のタイミング信号
を発生する。

時間の最小単位を刻む基本クロツク信号１９は
クロツク発生回路１８から共通の信号線を通じて
各制御ユニツトや演算処理ブロツクに供給され
る。制御ユニツト間で必要なタイミングの関係を
持つためにタイミング共通信号２３を設ける。そ
してこの実施例では各制御ユニツトのタイミング
出力端子２１−１，２１−２，２１−３およびタ
イミング入力端子２２−１，２２−２，２２−３
は全てこのタイミング共通信号２３の信号線に接
続する。出力が１本の信号線に結合させるため、
各制御ユニツトのタイミング出力端子２１−１〜
３には上位制御ユニツト１４から指示できるスイ
ツチが内側にあるようにする。このスイツチは電
子的な論理回路では、たとえばオープンコレクタ
の形を取ればよい。そして処理の流れに応じて、
データの源となる処理ブロツクに対応する制御ユ
ニツトが起動元となりマスタモードとしてタイミ
ング出力端子からタイミング共通信号を出力す
る。他の制御ユニツトはタイミング出力端子は断
状態としスレーブモードで動作すればよい。

次に制御ユニツト２０−１〜３の一構成方法を
第４図に示す、２０１は可変遅延回路であり、タ
イミング入力端子２２から入つたタイミング共通
信号を指定されたクロツク数だけ遅延させるもの
である。２０２は遅延クロツク数レジスタで制御
データバス１５の入力からつながり上位制御ユニ
ツトから任意の値を設定できる。２０３は０検出
回路であり、２０２のレジスタの値が０、すなわ
ち遅延なしの指定を検出するものであり、検出し
た際にはデータ選択回路２０４をタイミング入力
端子２２側に切換えるとともにJKフリツプフロ
ツプ２０５を強制リセツトし動作を抑制する。遅
延の指定が０でないときにはタイミング入力端子
２２から信号が入るとJKフリツプフロツプ２０
５がONとなり、またカウンタ２０６がクリア入
力によつて０となる。JKフリツプフロツプ２０
５がONであるのでカウンタ２０６はカウンタ可
状態でありクロツク入力によつてカウンタを行な
う。２０７は比較器でありカウンタ２０６の値と
レジスタ２０２に指定された値とを比較し等しく
なることを検出する。この検出出力は遅延された
信号としてデータ選択回路２０４を経由して出て
いくとともにJKフリツプフロツプ２０５をOFF
させカウンタ２０６の動作を停止させる。

２１０は制御信号発生部である。遅延したタイ
ミング信号はJKフリツプフロツプ２１１をONに
し、論理和ゲート２１２を経てカウンタ２１３を
クリアする。以後カウンタ２１３は基本クロツク
信号１９によつてカウントを行う。その出力値
は、レジスタ２１４に指定された値と比較器２１
５で比較され等しくなつたとき、タイミング出力
信号を送り出す。さらにレジスタ２１６に指定さ
れたサイクル長と比較器２１７で比較され、等し
い場合は、出力制御指定レジスタ２１８の出力値
と基本クロツク信号１９によつて論理積ゲート２
１９でゲートをかけられて出力され書込みストロ
ーブ信号１３あるいはサイクルスタートパルス１
６として利用される。また比較器２１７の出力は
論理和ゲート２１２を経てカウンタ２１３を０に
戻し再びサイクルを繰返す。

カウンタ２１３がONで比較器２１７の出力が
出たときは、論理積ゲート２２０を経て、カウン
タ２２１を１カウンタアツプさせる。なおカウン
タ２２１は遅延タイミング信号により初期値を指
定するレジスタ２２２の内容をロードしており、
カウンタ２１３の１サイクル毎に１カウント進む
ことになる。カウンタ２２１の値が最終値として
レジスタ２２３にセツトされた値と比較器２２４
で比較し、等しくなるとサイクル最終を示す信号
と論理積がとれるタイミングにJKフリツプフロ
ツプ２１１をリセツトしカウトを停止する。また
同時にリピート指示レジスタ２２６に指定された
リピート指示がONであると論理積ゲート２２７
を通りさらに論理和ゲート２２８で起動コマンド
指定レジスタ２２９の出力と論理和をとり、タイ
ミング共通信号２３の信号線への出力指示レジス
タ２３０からの信号によつて制御されるスイツチ
２３１を経由してタイミング出力端子２１の出力
につながる。カウンタ２１３の内容は加算指定レ
ジスタ２４０がONのとき論理和ゲート２４１を
通り加減算器２４２でカウンタ２２１の内容と加
算される。これは前述の周囲平均処理のときに行
なわれる。レジスタ２４０がOFFのときはカウ
ンタ２２１の内容が結果としてメモリアドレス信
号１２として出力される。

以上説明したように、タイミング関係を規定す
る数値、出力の制御などが全て上位制御ユニツト
１４から制御データバス１５を通じてセツトされ
るようになつているため、制御ユニツトの置かれ
た所、処理の内容に応じたタイミングの制御を変
更することができる。

制御ユニツトの概略の設定方法は以下のように
なる。可変遅延回路２０１の遅延は起動元ブロツ
クと被制御ブロツクとの間の遅延に合わせる。レ
ジスタ２１６に指定するサイクル長は動作する処
理ブロツク間で共通にするのが通常の使い方で、
従つてカウンタ２２１は同じレートでカウンタを
進める。起動コマンド指定レジスタ２２９以外の
レジスタ２０２，２１４，２１６，２１８，２２
２，２２３，２２６，２３０，２４０の設定を全
て制御ユニツトで行なつた後、起動元となる制御
ユニツトに起動コマンドを送る。以後は基本クロ
ツク信号を駆動源として全ての回路が動作を開始
する。もし処理を繰返し行ないたいときにはリピ
ート指定レジスタ２２６のリピート指定をONに
しておけば中断なく繰返し動作を行なう。リピー
ト指定がOFFのときにはJKフリツプフロツプ２
１１が全てOFFに戻つたときに処理は終了とな
る。このため最後尾の制御ユニツトのJKフリツ
プフロツプ２１１の値を読取ることによつて上位
制御ユニツトは処理の終了を知ることができる。
第４図には含まれていないが、JKフリツプフロ
ツプ２１１のＫ入力を割込み発生パルスとして用
いることも可能である。

〔発明の効果〕

以上述べたごとく、本発明によれば、複数の制
御ユニツトを用いて、多様でかつ高速性を要する
処理を統一的に実現することができる。また本発
明における制御ユニツトは共通化されており汎用
性があるため集積回路とすることにより装置の小
型化、低コストが達成できる。

【図面の簡単な説明】

第１図は装置における処理の流れの多様性を例
示した図、第２図は従来の制御の方式と構成を示
す図、第３図は本発明の主な実施例を示す図、第
４図は第３図の実施例における制御ユニツトの詳
細な構成例を示す図である。 符号の説明、１０……処理ブロツクである被制
御ブロツク、１４……上位制御ユニツト、２０…
…制御ユニツト、２３……タイミング共通信号。

Claims (1)

1. 【特許請求の範囲】 １ データの記憶または演算処理を行うものであ
   つて、所定のクロツク単位に動作タイミングが異
   なる複数の処理ブロツクに対応した複数の制御ユ
   ニツトを備えた複数の処理ブロツクの制御装置に
   おいて、 タイミング共通信号を供給する信号線が上記複
   数の制御ユニツトに接続され、 上記複数の制御ユニツトの各々は、上記タイミ
   ング共通信号を発信または受信可能な構成とし、
   外部から指定された遅延クロツク数により対応す
   る処理ブロツクに応じて上記タイミング共通信号
   を遅延させ、遅延タイミング信号を生成する可変
   遅延手段と、上記遅延タイミング信号より対応す
   る処理ブロツク内の記憶または演算処理にて必要
   とされるタイミングで制御パルスを発生する制御
   信号発生手段を備え、 上記複数の制御ユニツトの中で、起動元となる
   制御ユニツトは、上記タイミング共通信号を発信
   し、他の制御ユニツトは、上記タイミング共通信
   号を受信して、上記可変遅延手段および上記制御
   信号発生手段により対応する処理ブロツクに応じ
   た制御パルスを発生するように構成したことを特
   徴とする 複数の処理ブロツクの制御装置。 ２ 特許請求の範囲第１項において、上記複数の
   制御ユニツトを共通の構成としたことを特徴とす
   る複数の処理ブロツクの制御装置。 ３ 特許請求の範囲第１項において、上記複数の
   制御ユニツトの各々の可変遅延手段は、上記タイ
   ミング共通信号に対して指定された遅延クロツク
   数にてスタートするカウンタを備え、そのカウン
   タが所定値になつたとき上記遅延タイミング信号
   を出力するように構成したことを特徴とする複数
   の処理ブロツクの制御装置。 ４ 特許請求の範囲第１項において、上記複数の
   処理ブロツクは、データメモリおよび演算処理ブ
   ロツクで構成したことを特徴とする複数の処理ブ
   ロツクの制御装置。