JPS60140455A - 複数の処理ブロツクの制御装置 - Google Patents
複数の処理ブロツクの制御装置Info
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- JPS60140455A JPS60140455A JP58246278A JP24627883A JPS60140455A JP S60140455 A JPS60140455 A JP S60140455A JP 58246278 A JP58246278 A JP 58246278A JP 24627883 A JP24627883 A JP 24627883A JP S60140455 A JPS60140455 A JP S60140455A
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- Japan
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- timing
- control
- data
- control unit
- output
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- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
- G06F13/4204—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus
- G06F13/4208—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being a system bus, e.g. VME bus, Futurebus, Multibus
- G06F13/4217—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being a system bus, e.g. VME bus, Futurebus, Multibus with synchronous protocol
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- General Physics & Mathematics (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は各種装置の制御方法に係シ、特に複数の制御ユ
ニットから成る制御回路あるいは制御機構に関する。以
下の説明は論理回路によって行なうが、同様の考えは流
体制御装置、機構的な制御装置にも適用できる。
ニットから成る制御回路あるいは制御機構に関する。以
下の説明は論理回路によって行なうが、同様の考えは流
体制御装置、機構的な制御装置にも適用できる。
一般に装置を複数の機能ブロックで構成し、各ブロック
の機能やブロック間の結合を変えて多機能なものとする
ことができる。このとき各ブロックを正しいタイミング
で制御することが必要である。画像データの処理を例に
とって第１図を用いて説明する。図中、引用符号１は被
処理画像データを格納するメモリ、２は処理後画像デー
タを格納するメモリ、３．４は演算処理ブロックで、た
とえば順次切出した２次元局部データに対する係数行列
との積和処理や、 像処理などを行なうものである。画
像データの処理の途中の１ステツプをとると、例えば第
１図（ａ）のように画像メモリ１のデータを順次読出し
て演算処理ブロック３．４で加工し、その結果を画像メ
モリ２に格納するような処理がある。また別のステップ
の例では第１図（ｂ）のように画像メモリ２のデータを
順次読出して演算処理ブロック３で加工しその結果を画
像メモリ１に格納する。これらの処理を行なうためには
、画像メモリに対してはＸ１Ｙの２次元のアドレス値を
発生して供給したシ、演算回路に対しては初期値のセッ
トや出力値をサンプルホールドするなどの制御をタイミ
ングを正確に合わせる必要がある。各ブロックでは入出
力の間に遅延があり、後のブロックはどこの遅延を累積
した分だけ制御のタイミングを遅らせる必要がある。
の機能やブロック間の結合を変えて多機能なものとする
ことができる。このとき各ブロックを正しいタイミング
で制御することが必要である。画像データの処理を例に
とって第１図を用いて説明する。図中、引用符号１は被
処理画像データを格納するメモリ、２は処理後画像デー
タを格納するメモリ、３．４は演算処理ブロックで、た
とえば順次切出した２次元局部データに対する係数行列
との積和処理や、 像処理などを行なうものである。画
像データの処理の途中の１ステツプをとると、例えば第
１図（ａ）のように画像メモリ１のデータを順次読出し
て演算処理ブロック３．４で加工し、その結果を画像メ
モリ２に格納するような処理がある。また別のステップ
の例では第１図（ｂ）のように画像メモリ２のデータを
順次読出して演算処理ブロック３で加工しその結果を画
像メモリ１に格納する。これらの処理を行なうためには
、画像メモリに対してはＸ１Ｙの２次元のアドレス値を
発生して供給したシ、演算回路に対しては初期値のセッ
トや出力値をサンプルホールドするなどの制御をタイミ
ングを正確に合わせる必要がある。各ブロックでは入出
力の間に遅延があり、後のブロックはどこの遅延を累積
した分だけ制御のタイミングを遅らせる必要がある。
このようにタイミングずれの制御のために第２図のよう
な装置の構成が考えられる。すなわち制御対象１．２．
３．４に対して、アドレスの制御ユニット５．６や演算
処理ブロックに対して細かい動作ステップを指示する制
御ユニット７．８などを有し、さらにこれらに起動のタ
イミングを与える上位制御ユニット９が有る構成となっ
ている。
な装置の構成が考えられる。すなわち制御対象１．２．
３．４に対して、アドレスの制御ユニット５．６や演算
処理ブロックに対して細かい動作ステップを指示する制
御ユニット７．８などを有し、さらにこれらに起動のタ
イミングを与える上位制御ユニット９が有る構成となっ
ている。
この上位制御ユニットを限定したシーケンスに対して専
用回路で構成することは可能であるが、機能の追加変更
が困難であシ装置毎に設計の手間を要する。
用回路で構成することは可能であるが、機能の追加変更
が困難であシ装置毎に設計の手間を要する。
マイクロプログラムによる制御の方法や、プログラマブ
ルシーケンサなどマイクロコンピュータを用いた方法な
ど、柔軟にシーケンスを組むことのできる方式があるが
、これらの方式では例えば画像処理のように制御対象自
身が高速の専用回路であるときには、クロック単位での
こまかなタイミングを制御することは困難である。
ルシーケンサなどマイクロコンピュータを用いた方法な
ど、柔軟にシーケンスを組むことのできる方式があるが
、これらの方式では例えば画像処理のように制御対象自
身が高速の専用回路であるときには、クロック単位での
こまかなタイミングを制御することは困難である。
本発明の目的は、多様なシーケンスを電子的に切換えて
共通に処理でき、かつ高速のクロック単位でのタイミン
グ制御もできる方式を提供し、さらにこの制御の方式を
実現する汎用の制御ユニットの構成方式を提供すること
にある。
共通に処理でき、かつ高速のクロック単位でのタイミン
グ制御もできる方式を提供し、さらにこの制御の方式を
実現する汎用の制御ユニットの構成方式を提供すること
にある。
上記目的を達成するため本発明では、制御対象毎に設け
た複数の制御ユニットを直接結合し、タイミング共通信
号のやりとりによって高速の制御を実現することとした
。制御ユニットの内、あるものが起動元となシタイミン
グ共通信号を出力し、またあるものはタイミング共通信
号を入力し、それをもとに制御を行なう。これらの入出
力の切換や、制御上の周期、遅延などの設定は上位制御
ユニットから行なって多様な制御を実現することができ
る。
た複数の制御ユニットを直接結合し、タイミング共通信
号のやりとりによって高速の制御を実現することとした
。制御ユニットの内、あるものが起動元となシタイミン
グ共通信号を出力し、またあるものはタイミング共通信
号を入力し、それをもとに制御を行なう。これらの入出
力の切換や、制御上の周期、遅延などの設定は上位制御
ユニットから行なって多様な制御を実現することができ
る。
以下本発明の一実施例を第３図の装置構成図で説明する
。
。
図中１０−１．１０−３は装置を構成する被制御ブロッ
クであシ、本実施例では具体的には１０−１．１０−３
はデーターメモリであり一１１〇−２は演算処理ブロッ
クであるが、本発明の応用はこのような被制御ブロック
の種類、構成に限定されないのはもちろんのことである
。データメモリ１０−１は入力信号線１１−１からデー
タを取込み、記憶する。記憶されたデータを信号線１１
−２により外部に送り出すこともでき、あるいは演算処
理ブロック１０−２で加工して信号線１１−３によりデ
ータメモリ１０−３に送ることもできる。又データメモ
ＩＪＩＯ−３のデータを信号線１１−４により再び演算
処理ブロック１０−２で加工し、信号線１１−３によシ
データメモリ１〇−１に戻すこともできる。これらの信
号線１１−１〜１１−４はディジタル化した信号を表わ
す複数のビットに対応した本数の信号線とする。各プロ
、りには入力信号を切換えるための選択回路１０１−１
．１０１−２．１０１−３と出力レジスタ１０２−１．
１０２−２．１０２−３があり一上記の信号線と接続し
ている。選択回路の切換えは上位制御ユニット１４から
制御データバス１５を通じて指示される。。
クであシ、本実施例では具体的には１０−１．１０−３
はデーターメモリであり一１１〇−２は演算処理ブロッ
クであるが、本発明の応用はこのような被制御ブロック
の種類、構成に限定されないのはもちろんのことである
。データメモリ１０−１は入力信号線１１−１からデー
タを取込み、記憶する。記憶されたデータを信号線１１
−２により外部に送り出すこともでき、あるいは演算処
理ブロック１０−２で加工して信号線１１−３によりデ
ータメモリ１０−３に送ることもできる。又データメモ
ＩＪＩＯ−３のデータを信号線１１−４により再び演算
処理ブロック１０−２で加工し、信号線１１−３によシ
データメモリ１〇−１に戻すこともできる。これらの信
号線１１−１〜１１−４はディジタル化した信号を表わ
す複数のビットに対応した本数の信号線とする。各プロ
、りには入力信号を切換えるための選択回路１０１−１
．１０１−２．１０１−３と出力レジスタ１０２−１．
１０２−２．１０２−３があり一上記の信号線と接続し
ている。選択回路の切換えは上位制御ユニット１４から
制御データバス１５を通じて指示される。。
データメモリには記憶針１０３−１．１０３−３があり
、上記のような動作をするためには、メモリアドレス１
２−１．１２−３と書込みストローブ１３−１．１３−
３を必要とする。
、上記のような動作をするためには、メモリアドレス１
２−１．１２−３と書込みストローブ１３−１．１３−
３を必要とする。
演算処理ブロックの例として周囲平均処理と微分処理と
を考えることとする。入力データを２（（ｊ＝１．２、
・・・、Ｎ）とすると周囲平均処理での出力は であり、微分処理での出力は Ｖｉ＝ （”ｉ＋１Ｚｉ ） である。そのため加減算器（ＡＬＵ）１０４、データラ
ッチ１０５．１０６、除算器１０７データ選択回路（Ｍ
ＰＸ）１０８があり、上位制御ユニット１４からの指示
に従って機能を切換る。すなわち周囲平均処理では加減
算器１０４を加算モードに、データ選択回路１０Ｂは加
減算器の出力を選択する。まずサイクルスタートパルス
１６によってデータラッチをＯにクリアする。入力信号
とデータラッチの内容は加減算器１０４で加算されその
結果はデータ選択器１０８を経由して戻り、次のクロッ
クでデータラッチ１０５に取込まれる。
を考えることとする。入力データを２（（ｊ＝１．２、
・・・、Ｎ）とすると周囲平均処理での出力は であり、微分処理での出力は Ｖｉ＝ （”ｉ＋１Ｚｉ ） である。そのため加減算器（ＡＬＵ）１０４、データラ
ッチ１０５．１０６、除算器１０７データ選択回路（Ｍ
ＰＸ）１０８があり、上位制御ユニット１４からの指示
に従って機能を切換る。すなわち周囲平均処理では加減
算器１０４を加算モードに、データ選択回路１０Ｂは加
減算器の出力を選択する。まずサイクルスタートパルス
１６によってデータラッチをＯにクリアする。入力信号
とデータラッチの内容は加減算器１０４で加算されその
結果はデータ選択器１０８を経由して戻り、次のクロッ
クでデータラッチ１０５に取込まれる。
以後このデータラッチの値と入力とが順次加算されに回
目の加算が行なわれると再びサイクルスタートパルス１
６によってデータラッチ１０５はＯとなシ同時に加算結
果はデータラッチ１０６に取込まれる。データ２ツチの
内容は除算回路１０７で除算を行ない商を出力ラッチパ
ルス１７−２のタイミングで出力ラッチ１０２−２に取
込まれる。
目の加算が行なわれると再びサイクルスタートパルス１
６によってデータラッチ１０５はＯとなシ同時に加算結
果はデータラッチ１０６に取込まれる。データ２ツチの
内容は除算回路１０７で除算を行ない商を出力ラッチパ
ルス１７−２のタイミングで出力ラッチ１０２−２に取
込まれる。
一方微分処理では加減算器１０４は減算モードとし、デ
ータ選択回路１０８は入力データを選択する。またデー
タラッチ１０５はとのときにはサイクルスタートパルス
１６によってデータを取込む。こうすると、データラッ
チ１０５にいつも１サイクル前の入力データが保持され
、加減算器１０４によって差分値がまり、結果は１サイ
クル毎にデータラッチ１０６に取込まれさらに除算回路
１０７で除算後出力ラッチパルス１７−２のタイミング
で出力ラッチ１０２−２に取込まれる。
ータ選択回路１０８は入力データを選択する。またデー
タラッチ１０５はとのときにはサイクルスタートパルス
１６によってデータを取込む。こうすると、データラッ
チ１０５にいつも１サイクル前の入力データが保持され
、加減算器１０４によって差分値がまり、結果は１サイ
クル毎にデータラッチ１０６に取込まれさらに除算回路
１０７で除算後出力ラッチパルス１７−２のタイミング
で出力ラッチ１０２−２に取込まれる。
データメモリ１０−１．１０−３に夫々設けられた出力
ラッチ１０２−１．１０２−３に用いるラッチパルスが
１７−１．１７−３である。データメモリ１０−１は１
クロツクで読み書き可。
ラッチ１０２−１．１０２−３に用いるラッチパルスが
１７−１．１７−３である。データメモリ１０−１は１
クロツクで読み書き可。
１０−３は２クロツクで読み書き可とする。
以上に述べたような処理を行なうためメモリアドレス信
号１２−１．１２−３、書込みストローブ１３−１．１
３−３．サイクルスタートパルス１６、出力ラッチパル
ス１７−１．１７−２．１７−３などの制御信号を必要
とするが、これらは各回路での遅延段数に応じて発生さ
せることが必要である。たとえばデータメモリ１０３−
１にアドレスを与えてから演算処理ブロックに至るには
、データラッチ１０２−１を通るため１クロツクの遅延
があり、また演算処理ブロックでは周囲平均処理の際に
は先頭のデータ入力からに段でデータラッチ１０７に結
果が取込まれさらに除算回路の動作のため２クロツクの
遅らせて出力ラッチ１０２−２に取込まれる。一方デー
タメモリ１０３−３ではアドレスを与えてＯから２クロ
ツク後に出力ラッチ１０２−３に読出しデータを取込む
。
号１２−１．１２−３、書込みストローブ１３−１．１
３−３．サイクルスタートパルス１６、出力ラッチパル
ス１７−１．１７−２．１７−３などの制御信号を必要
とするが、これらは各回路での遅延段数に応じて発生さ
せることが必要である。たとえばデータメモリ１０３−
１にアドレスを与えてから演算処理ブロックに至るには
、データラッチ１０２−１を通るため１クロツクの遅延
があり、また演算処理ブロックでは周囲平均処理の際に
は先頭のデータ入力からに段でデータラッチ１０７に結
果が取込まれさらに除算回路の動作のため２クロツクの
遅らせて出力ラッチ１０２−２に取込まれる。一方デー
タメモリ１０３−３ではアドレスを与えてＯから２クロ
ツク後に出力ラッチ１０２−３に読出しデータを取込む
。
演算処理ユニットでは入力信号間隔の２クロツクに１回
制御パルスを必要とし、先頭入力データ到着後２クロツ
クでデータラッチ１０５まで、４クロツクでデータラッ
チ１０６まで、６クロツクで出力ラッチ１０２−２まで
結果が現われる。
制御パルスを必要とし、先頭入力データ到着後２クロツ
クでデータラッチ１０５まで、４クロツクでデータラッ
チ１０６まで、６クロツクで出力ラッチ１０２−２まで
結果が現われる。
上記のよう表タイミングで必要な信号を発生させる必要
があシ、さらに上記以外にも多種の処理を行なわせるた
めには自由にタイミング関係を切換える必要があること
がわかる。
があシ、さらに上記以外にも多種の処理を行なわせるた
めには自由にタイミング関係を切換える必要があること
がわかる。
本発明によるとの実施例においてはデータメモリ１０１
−１．１０１−３、演算処理ブロック１０２−２に対し
て１個づつの制御ユニッ）２０−１．２０−３．２０−
２を設は上記のタイミング信号を発生する。
−１．１０１−３、演算処理ブロック１０２−２に対し
て１個づつの制御ユニッ）２０−１．２０−３．２０−
２を設は上記のタイミング信号を発生する。
時間の最小単位を刻む基本り・ロックはクロック発生回
路１８からクロック信号線１９を通じて各制御ブロック
や演算処理ブロックに供給される。
路１８からクロック信号線１９を通じて各制御ブロック
や演算処理ブロックに供給される。
制御ユニット間で必要なタイミングの関係を持つために
タイミング共通信号線２３を設ける。そしてこの実施例
では各制御ユニットのタイミング出力端子２１−１．２
１−２．２１−３およびタイミング入力端子２２−１．
２２−２．２２−３は全てこのタイミング共通信号線２
３に接続する。
タイミング共通信号線２３を設ける。そしてこの実施例
では各制御ユニットのタイミング出力端子２１−１．２
１−２．２１−３およびタイミング入力端子２２−１．
２２−２．２２−３は全てこのタイミング共通信号線２
３に接続する。
出力が１本の信号線に結合させるため、各制御ユニット
のタイミング出力端子２には上位制御ユニット１４から
指示できるスイッチが内側にあるようにする。とのスイ
ッチは電子的ガ論理回路では、−たとえばオープンコレ
クタの形を取ればよい。そして処理の流れに応じて、デ
ータの源となるブロックに対応する制御ユニットが起動
元となりマスタモードとしてタイミング出力端子からタ
イミング信号を出力する。他の制御ユニットはタイミン
グ出力端子は断状態としスレーブモードで動作すればよ
い。
のタイミング出力端子２には上位制御ユニット１４から
指示できるスイッチが内側にあるようにする。とのスイ
ッチは電子的ガ論理回路では、−たとえばオープンコレ
クタの形を取ればよい。そして処理の流れに応じて、デ
ータの源となるブロックに対応する制御ユニットが起動
元となりマスタモードとしてタイミング出力端子からタ
イミング信号を出力する。他の制御ユニットはタイミン
グ出力端子は断状態としスレーブモードで動作すればよ
い。
次に制御ユニット２０の一構成方法を第４図に示す、２
０１は可変遅延回路であり、タイミング入力端子から入
ったタイミング信号を指定されたクロック数だけ遅延さ
せるものである。２０２は遅延クロック数レジスタで制
御データ信号線１５の入力からつながり上位制御ユニッ
トから仕置の値を設定できる。２０３はＯ検出回路であ
り、２０２のレジスタの値が０１すなわち遅延なしの指
定を検出するものであり、検出した際には信号選択回路
２０４を入力端子２２側に切換えるとともに７リツプフ
ロツプ２０５を強制リセットし動作を抑制する。遅延の
指定がＯでないときには２２端子から信号が入るとＪＫ
フリップフロッグ２０５がＯＮとカリ、またカウンタ２
０６がクリア入力によって０となる。フリップフロップ
２０５がＯＮであるのでカウンタ２０６はカウント可状
態であシクロツク入力によってカウントを行なう。２０
７は比較器でありカウンタ２０６の値とレジスタ２０２
に指定された値とを比較し等しくなることを検出する。
０１は可変遅延回路であり、タイミング入力端子から入
ったタイミング信号を指定されたクロック数だけ遅延さ
せるものである。２０２は遅延クロック数レジスタで制
御データ信号線１５の入力からつながり上位制御ユニッ
トから仕置の値を設定できる。２０３はＯ検出回路であ
り、２０２のレジスタの値が０１すなわち遅延なしの指
定を検出するものであり、検出した際には信号選択回路
２０４を入力端子２２側に切換えるとともに７リツプフ
ロツプ２０５を強制リセットし動作を抑制する。遅延の
指定がＯでないときには２２端子から信号が入るとＪＫ
フリップフロッグ２０５がＯＮとカリ、またカウンタ２
０６がクリア入力によって０となる。フリップフロップ
２０５がＯＮであるのでカウンタ２０６はカウント可状
態であシクロツク入力によってカウントを行なう。２０
７は比較器でありカウンタ２０６の値とレジスタ２０２
に指定された値とを比較し等しくなることを検出する。
この検出出力は遅延された信号としてデータ選択器２０
４を経由して出ていくとともにフリップフロップ２０５
をＯＦＦにさせカウンタ２０６の動作を停止させる。
４を経由して出ていくとともにフリップフロップ２０５
をＯＦＦにさせカウンタ２０６の動作を停止させる。
２１０制御信号発生部である。遅延したタイミング信号
はＪＫフリップフロップ２１１をＯＮにし、論理 素子
２１２を経てカウンタ２１３をクリアする。以後カウン
タ２１３は基本クロック信号１９によってカウントを行
う。その出力値は、レジスタ２１４に指定された値と比
較器２１５で比較され等しくなったとき、タイミング出
力信号を送り出す。さらにレジスタ２１６に指定された
サイクル長と比較器２１７で比較され、等しい場合は、
出力制御指定レジスタ２１８の出力値と基本クロックに
よってゲート回路２１９でゲートをかけられて出力され
書込みストローブ１３あるいはサイクルスタートパルス
１６として利用される。また比較器２１７の出力は論理
刺ゲート２１２を経てカウンタ２１３をＯに戻し再びサ
イクルを繰返す。
はＪＫフリップフロップ２１１をＯＮにし、論理 素子
２１２を経てカウンタ２１３をクリアする。以後カウン
タ２１３は基本クロック信号１９によってカウントを行
う。その出力値は、レジスタ２１４に指定された値と比
較器２１５で比較され等しくなったとき、タイミング出
力信号を送り出す。さらにレジスタ２１６に指定された
サイクル長と比較器２１７で比較され、等しい場合は、
出力制御指定レジスタ２１８の出力値と基本クロックに
よってゲート回路２１９でゲートをかけられて出力され
書込みストローブ１３あるいはサイクルスタートパルス
１６として利用される。また比較器２１７の出力は論理
刺ゲート２１２を経てカウンタ２１３をＯに戻し再びサ
イクルを繰返す。
カウンタ２１３がＯＮで比較器２１７の出力が出たとき
は、論理積ゲート２２０を経て、カウンタ２２１を１カ
ウントアツプさせる。なおりウンタ２２１は遅延タイミ
ング信号によシ初期値を指定するレジスタ・２２２の内
容をロードしており、カウンタ２１３の１サイクル毎に
１カウント進むことになる。カウンタ２１３の値が最終
値としてレジスタ２２３にセットされた値と比較器２２
４で比較し、等しくなるとサイクル最軽を示す信号と論
理積がとれるタイミングにＪ、にフリップフロップ２１
１をリセットしカウントを停止する。また同時にリピー
ト指示レジスタ２２６に指定されたリピート指示がＯＮ
であるとゲート２２７を通りさらにゲート２２８で起動
コマンド指定レジスタ２２９の出力と論理和をとり、タ
イミング共通信号線への出力指示レジスタ２３０からの
信号によって制御されるスイッチ２３１を経由して出力
につながる。カウンタ２１３の内容は加算指定レジスタ
２４０がＯＮのときゲート２４１を通シ加算器２４２で
カウンタ２２１の内容と加算される。
は、論理積ゲート２２０を経て、カウンタ２２１を１カ
ウントアツプさせる。なおりウンタ２２１は遅延タイミ
ング信号によシ初期値を指定するレジスタ・２２２の内
容をロードしており、カウンタ２１３の１サイクル毎に
１カウント進むことになる。カウンタ２１３の値が最終
値としてレジスタ２２３にセットされた値と比較器２２
４で比較し、等しくなるとサイクル最軽を示す信号と論
理積がとれるタイミングにＪ、にフリップフロップ２１
１をリセットしカウントを停止する。また同時にリピー
ト指示レジスタ２２６に指定されたリピート指示がＯＮ
であるとゲート２２７を通りさらにゲート２２８で起動
コマンド指定レジスタ２２９の出力と論理和をとり、タ
イミング共通信号線への出力指示レジスタ２３０からの
信号によって制御されるスイッチ２３１を経由して出力
につながる。カウンタ２１３の内容は加算指定レジスタ
２４０がＯＮのときゲート２４１を通シ加算器２４２で
カウンタ２２１の内容と加算される。
これは前述の周囲平均処理のときに行なわれる。
レジスタ２４０がＯＦＦのときはカウンタ２２１の内容
が結果としてメモリアドレス１２として出力される。
が結果としてメモリアドレス１２として出力される。
以上説明したように、タイミング関係を規定する数値、
出力の制御などが全て上位制御ユニット１４から制御デ
ータバスを通じてセットされるようになっているため、
制御ユニットの置かれた所、処理の内容に応じてタイミ
ングの制御を変更することができる。
出力の制御などが全て上位制御ユニット１４から制御デ
ータバスを通じてセットされるようになっているため、
制御ユニットの置かれた所、処理の内容に応じてタイミ
ングの制御を変更することができる。
制御ユニットの概略の設定方法は以下のようになる。可
変遅延回路２０１の遅延は起動元ブロックと被制御対象
ブロックとの間の遅延に合わせる。
変遅延回路２０１の遅延は起動元ブロックと被制御対象
ブロックとの間の遅延に合わせる。
レジスタ２１６に指定するサイクル長は動作する処理ユ
ニット間で共通にするのが通常の使い方で、従ってカウ
ンタ２２１は同じレートでカウンタを進め乙。起動コマ
ンド指定レジスタ２２９以外のレジスタ２０２．２１４
．２１６．２１８．２２２、２２３．２２６．２３０．
２４０の設定を全て制御ユニットで行なった後、起動元
と々る制御ユニットに起動コマンドを送る。以後は基本
クロックを駆動源として全ての回路が動作を開始する。
ニット間で共通にするのが通常の使い方で、従ってカウ
ンタ２２１は同じレートでカウンタを進め乙。起動コマ
ンド指定レジスタ２２９以外のレジスタ２０２．２１４
．２１６．２１８．２２２、２２３．２２６．２３０．
２４０の設定を全て制御ユニットで行なった後、起動元
と々る制御ユニットに起動コマンドを送る。以後は基本
クロックを駆動源として全ての回路が動作を開始する。
もし処理を繰返し折々いたいときにはリピート指定レジ
スタ２２６のリピート指定をＯＮにしておけば申分々く
繰返し動作を行なう。リピート指定がＯＦＦのときには
Ｊ、にフリップフロップ２１１が全てＯＦＦに戻ったと
きに処理は終了となる。このため最後尾の制御ユニット
のＪ、にフリップフロップ２１１の値を読取ることによ
って上位制御ユニットは処理の終了を知ることができる
。第４図には含まれていないが、Ｊ、にフリップフロッ
プ２１１のに入力を割込み発生パルスとして用いること
も可能である。
スタ２２６のリピート指定をＯＮにしておけば申分々く
繰返し動作を行なう。リピート指定がＯＦＦのときには
Ｊ、にフリップフロップ２１１が全てＯＦＦに戻ったと
きに処理は終了となる。このため最後尾の制御ユニット
のＪ、にフリップフロップ２１１の値を読取ることによ
って上位制御ユニットは処理の終了を知ることができる
。第４図には含まれていないが、Ｊ、にフリップフロッ
プ２１１のに入力を割込み発生パルスとして用いること
も可能である。
以上述べたごとく、本発明によれば、複数の制御ユニッ
トを用いて、多様でかつ高速性を要する処理を統一的に
実現するととができる。また本発明における制御ユニッ
トは共通化されており汎用性があるため集積回路とする
ととにより装置の小型化低コスト化が達成できる。
トを用いて、多様でかつ高速性を要する処理を統一的に
実現するととができる。また本発明における制御ユニッ
トは共通化されており汎用性があるため集積回路とする
ととにより装置の小型化低コスト化が達成できる。
第１図は装置における処理の流れの多様性を例示した図
、第２図は従来の制御の方式と構成を示す図、第３図は
本発明の主な実施例を示す図、第４図は第３図の実施例
における制御ユニットの詳細な構成例を示す図である。 符号の説明 １０・・・被制御処理ブロック、１４・・・上位制御ユ
ニット、２０・・・制御ユニット、２３・・・タイミン
グ共通信号線
、第２図は従来の制御の方式と構成を示す図、第３図は
本発明の主な実施例を示す図、第４図は第３図の実施例
における制御ユニットの詳細な構成例を示す図である。 符号の説明 １０・・・被制御処理ブロック、１４・・・上位制御ユ
ニット、２０・・・制御ユニット、２３・・・タイミン
グ共通信号線
Claims (1)
- １、相互動作タイミングやパルス数の制御の必要な処理
ブロックを制御するものにおいて該処理ブロックに対し
て夫々設けられタイミング共通信号線に接続された複数
の制御ユニットとを有し、該制御ユニットは上記タイミ
ング共通信号線の信号から処理ブロックへの与えられた
対応する処理ブロックの遅延の有無および遅延時の遅延
時間を記憶して、該記憶値に基づいて制御信号を発生す
ることを特徴とする複数の処理ブロックの制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58246278A JPS60140455A (ja) | 1983-12-28 | 1983-12-28 | 複数の処理ブロツクの制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58246278A JPS60140455A (ja) | 1983-12-28 | 1983-12-28 | 複数の処理ブロツクの制御装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60140455A true JPS60140455A (ja) | 1985-07-25 |
| JPH0560136B2 JPH0560136B2 (ja) | 1993-09-01 |
Family
ID=17146156
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58246278A Granted JPS60140455A (ja) | 1983-12-28 | 1983-12-28 | 複数の処理ブロツクの制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60140455A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62118479A (ja) * | 1985-11-19 | 1987-05-29 | Sony Corp | 情報処理システム |
-
1983
- 1983-12-28 JP JP58246278A patent/JPS60140455A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62118479A (ja) * | 1985-11-19 | 1987-05-29 | Sony Corp | 情報処理システム |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0560136B2 (ja) | 1993-09-01 |
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