JPH0560291B2 - - Google Patents

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JPH0560291B2
JPH0560291B2 JP708583A JP708583A JPH0560291B2 JP H0560291 B2 JPH0560291 B2 JP H0560291B2 JP 708583 A JP708583 A JP 708583A JP 708583 A JP708583 A JP 708583A JP H0560291 B2 JPH0560291 B2 JP H0560291B2
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signal
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Takaaki Yamamoto
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Sansui Electric Co Ltd
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Sansui Electric Co Ltd
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Publication date
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Priority to US06/461,306 priority patent/US4546394A/en
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Publication of JPS59132266A publication Critical patent/JPS59132266A/ja
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    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
    • G11B20/00—Signal processing not specific to the method of recording or reproducing; Circuits therefor
    • G11B20/10—Digital recording or reproducing
    • G11B20/14—Digital recording or reproducing using self-clocking codes
    • G11B20/1403—Digital recording or reproducing using self-clocking codes characterised by the use of two levels
    • G11B20/1407—Digital recording or reproducing using self-clocking codes characterised by the use of two levels code representation depending on a single bit, i.e. where a one is always represented by a first code symbol while a zero is always represented by a second code symbol
    • G11B20/1419—Digital recording or reproducing using self-clocking codes characterised by the use of two levels code representation depending on a single bit, i.e. where a one is always represented by a first code symbol while a zero is always represented by a second code symbol to or from biphase level coding, i.e. to or from codes where a one is coded as a transition from a high to a low level during the middle of a bit cell and a zero is encoded as a transition from a low to a high level during the middle of a bit cell or vice versa, e.g. split phase code, Manchester code conversion to or from biphase space or mark coding, i.e. to or from codes where there is a transition at the beginning of every bit cell and a one has no second transition and a zero has a second transition one half of a bit period later or vice versa, e.g. double frequency code, FM code

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  • Engineering & Computer Science (AREA)
  • Signal Processing (AREA)
  • Signal Processing For Digital Recording And Reproducing (AREA)
  • Dc Digital Transmission (AREA)

Description

【発明の詳細な説明】 本発明は、磁気媒体又は光学記録媒体等の記録
媒体に記録したデジタル信号が劣化しても、これ
らデジタル信号を正確に読み出し得るデジタル信
号の復調回路に関する。
一般に磁気媒体等では磁気記録へのデジタル記
録方式としては種々のものが提案され、NRZ
(Non−Return to Zero)、NRZI(Non−Retrn
to Zero Invert)、MFM(Modified Frequency
Modulation)方式等の変調方式がよく用いられ
ている。
叙上の各種変調方式で記録媒体に記録されたデ
ジタル信号を復調する場合に記録密度を上げる
と、隣接ビツト間の波形干渉を生じて正しくデジ
タル記録信号を読み出せない問題があり、これら
問題を解決出来る復調回路が要望されていた。
例えば、パルス符号変調(以下PCMと記す)
用テープレコーダ等でデジタル信号の高密度記録
を行ない、これを再生するとき、磁気テープ、磁
気ヘツド等の記録再生系全体の帯域が充分でない
ときは記録ビツトパターン相互の符号間干渉によ
つて再生信号の品質が劣化し、デジタル信号の復
調が困難になり符号誤りを発生する原因となつて
いた。即ち、民生用PCM復調回路、変調回路に
おいては、民生用ビデオカセツトシステムまたは
その一部を利用してPCM方式によつてオーデイ
オ信号をPCM記録、再生するようにしている。
この場合、PCMオーデイオ信号の間にテレビ
同期信号が記録されるので同期信号の前後の
PCMオーデイオ信号は符号干渉を受けて特性が
劣化することがある。特に民生用ビデオカセツト
システムの記録密度は高くなる傾向にあり、この
ようなものでは十分な記録・再生帯域も得にくく
それによつて正しい信号を復調することも困難に
なる。
従来、このような信号を復調する場合、たとえ
ば第1図に示すように各ビツトセルの中心でデー
タを抜き出すようにしている。すなわちaに示す
ような信号がテープレコーダ等の再生出力として
与えられると、この信号を一定のスレツシホール
ドレベルSLと比較してコンパレータにより波形
整形してbに示すようなコンパレータ出力を得
る。そしてこの波形整形出力を上記データと共に
送られる水平同期信号、あるいは垂直同期信号を
適宜に分周して、各データに同期してその各ビツ
トセルの中心で立上るラツチ信号cによつてラツ
チするようにしていた。しかしながらこのような
ものでは、入力信号が図示dのように符号干渉に
よつて劣化して変形した場合、その波形整形出力
eをラツチ信号fでラツチすると、誤つたデータ
を抜き出してしまうことになる。特に民生用ビデ
オカセツトシステムで高密度記録モードで記録し
た場合は、記録波長が記録系の帯域に比較して十
分に大きくない部分では再生データのピーク位置
が低くなり、また時間的なズレを生じることにな
る。たとえば、同期信号直後の再生信号は符号干
渉を受け、ほとんどの場合第1図dに示すように
劣化する。また連続する“1”の信号中の“0”
の信号、逆に連続する“0”の信号中の“1”の
信号も干渉を受け易く、劣化し易い。
したがつて民生用ビデオカセツトシステムで、
たとえばオーデイオ信号のPCM記録・再生を行
なう場合、実用性を高めるためには、符号干渉を
受けたために波形整形したデータが1ビツトセル
より長くなつたり、短くなつたり、あるいは位置
の前後したデータを正しく補正しなければならな
い。
このような波形干渉によつて時間軸系にズレを
生じて、従来の復調方法、すなわちビツトセルの
中心でデータをラツチする方法では正しく復調で
きない信号も正しく読み出す方法として本出願人
は先に以下述べる復調回路を提案した(特願昭57
−13109号(特開昭58−130654号)。即ち第2図は
その回路を示し、以下これについて説明する。
第2図において1はシフトレジスタである。そ
して入力端子に磁気テープ等で再生したデジタル
信号を波形整形した入力信号(第3図a)が与え
られる。またこのシフトレジスタ1のクロツク端
子CKにはTV同期信号にphase lock loop(PLL)
をかけ、分周し上記入力信号のビツトセルに同期
した同期信号(第3図b)の例えば6倍の周波数
のサンプリング信号(第3図c)を与えて入力信
号をシフトする。そしてこのシフトレジスタ1の
2クロツク、3クロツクおよび4クロツクの各出
力(第3図d,e,f)を3入力論理和回路2、
および論理積回路3に入力し、かつその各出力を
マルチプレクサ4のA入力およびB入力へそれぞ
れ与える。そしてマルチプレクサ4の出力はフリ
ツプフロツプ5のD入力へ与えられ、また第3図
bに示す、テレビ同期信号PLLをかけ分周して
各データの1ビツトセルに同期させた信号をイン
バータ6で反転しその信号の立上りで、上記D入
力は与えられる信号をラツチする。なおフリツプ
フロツプ5でラツチされた信号(第3図i)はも
との信号に対して1ビツトだけ遅延されたことに
なる。そしてこのフリツプフロツプ5の出力信号
により1ビツトだけ前のデータが1のときはマル
チプレクサ4は入力Bの信号を選択し、また該デ
ータが0のときはマルチクプレクサ4は入力Aの
信号を選択するようにしている。すなわち前デー
タが“1”のときは複数のサンプリング点の論理
積、前データが“0”のときは複数のサンプリン
グ点の論理和を現データの内容とみなすようにし
ている。また、このため、前回のデータの内容と
異なるデータが上記複数点のいずれにも存在しな
い時は前回のデータと同一データを正しいとみな
すことができる。したがつて入力信号が劣化して
時間軸系にズレを生じている場合にも正確にデジ
タルデータを復調することができる。
なお第3図aに示す入力信号を第2図に示す構
成によらずに従来行なわれていたように同期信号
(第3図b)の立上りでラツチして抜き出した場
合、復調したデータは第3図jのように誤つて復
調されてしまう。更に、波形干渉によつて波形の
振幅が不足し、通常のスレツシホールドレベルで
は検出できなくなつた信号を正しく読み出すため
には復調回路に種々の工夫が必要であり、たとえ
ば第4図aに図示Zで示すように入力信号に振幅
劣化を生じている場合に、図示、破線で示す一定
のスレツシホールドレベルで波形整形すると第4
図dに示すように正しいデータが復調できない。
しかしながらスレツシホールドレベルを第4図a
図示Yのように1ビツトセル過去のレベルに制御
すれば信号cのように振幅の不足している部分も
正確に復調される。したがつてこの信号を同期信
号の立上りで取り込むことにより正確に本来のデ
ータを復調することができる。
この様な復調回路を、本出願人は先に、特願昭
57−34482号(特開昭58−151156号)で提案した
が、この構成を第5図に示すブロツク図を参照し
て説明する。図中11は復調すべき入力信号が与
えられる入力端子、12は入力端子11から入力
信号を与えられるコンパレータである。
そしてコンパレータ12の出力に得られたデジ
タル信号は出力端子13から復調信号として出力
されまた第1のD型フリツプフロツプ(以下D−
FFと略称する)14のデータ入力Dへ与えられ
る。そしてこの第1のD−FF14のQ出力を第
2のD−FF15のデータ入力Dへ与えこの第2
のD−FF15のQ出力をコンパレータ12のス
レツシホールドレベル入力へ帰還するようにして
いる。そして16は図示しないPLL回路等によ
り上記入力信号から抽出した1ビツトセルを1周
期としビツトセルの中心で立上る同期信号を与え
られる同期入力端子でこの同期信号を第1のD−
FF14のクロツク入力へ直接、第2のD−FF1
5のクロツク入力へインバータ17を介して与え
るようにしている。
このような構成であればコンパレータ12の出
力は同期信号の立上りによつて第1のD−FF1
4にラツチされ、また立下りによつて第2のD−
FF15にラツチされる。したがつて第2のD−
FF15の出力は1ビツトセル分だけ遅れたコン
パレータ12の出力がラツチされることになりこ
れをコンパレータ12のスレツシホールドレベル
入力へ与えることになる。すなわちコンパレータ
12のスレツシホールドレベルは1ビツトセル過
去の出力データのレベルによつて制御されること
になる。
したがつて第4図aに図示Zで示すような入力
信号に対して、コンパレータ12のスレツシホー
ルドレベルは図示Yに示すように1ビツトセル毎
に設定される。したがつて、その復調出力はcの
ように本来の正しい信号を正確に復調したものと
なる。
然し、上記した構成によると記録媒体に記録さ
れているデジタル信号が時間軸系にズレを生じた
信号がある場合、波形干渉によつて振幅が不足し
ている場合、或いは上記信号が両方共に発生して
いるような信号に於ては第2図と第5図に示す如
き回路系を復調回路に付加しなければならないた
め回路が複雑化する欠点があつた。
本発明は上記の欠点に鑑みてなされたもので簡
単な構成で磁気テープ等に記録したデジタル信号
を正確に復調することができるデジタル信号復調
装置を提供することを目的とするものである。
そして上記目的は本発明によれば、記録媒体に
記録したデジタル信号あるいは伝送系を介して得
られたデジタル信号を再生した信号を波形整形す
る電圧比較手段と、該電圧比較手段の出力信号の
1ビツトセル区間における複数点の論理状態を入
力する論理和手段と前記複数点の論理状態を入力
する論理積手段とを有し、復調出力が論理“0”
であるときは前記論理和手段の出力を選択し、論
理“1”であるときは前記論理積手段の出力を選
択するデータ選択手段と、該データ選択手段で得
られたデータをビツトセルに同期したタイミング
で読み込み1ビツトセル期間保持するデータ保持
手段とを設け、該データ保持手段の出力を前記復
調出力とすると共に前記電圧比較手段のスレシヨ
ールドレベル入力端子に帰還させ該復調出力が論
理“0”であるときはスレシヨールドレベルを低
レベルとし、一方、前記復調出力が論理“1”で
あるときはスレシヨールドレベルを高レベルとす
るように構成したことを特徴とするデジタル信号
復調回路を提供することで達成される。
以下、本発明の一実施例を第6図及び第7図に
ついて説明する。第6図は本発明の復調回路の系
統図、第7図は第6図の波形説明図であり、従来
構成と同一部分には同一符号を付して重複説明は
省略するも第6図に於て1乃至6は第2図に示す
構成であり、シフトレジスタ1からのシフト出力
は4ビツト分が出力され、論理和回路2(論理和
手段)の入力は4入力となされ、論理積回路3
(論理積手段)も4入力となされている。
更に、D型フリツプフロツプ回路5(データ保
持手段)の肯定出力Qを電圧比較回路7(電圧比
較手段)のマイナス入力端子へ可変抵抗器8を通
じて与える。
電圧比較回路7のプラス入力端子には入力信号
(デジタル信号)が与えられ、電圧比較回路7の
出力はシフトレジスタ1へ入力されている。上記
構成に於ける動作を説明するに、記録媒体に記録
されているデジタル信号のデータが第7図Dに示
す如きもので、上記デジタル信号の劣化が激しく
第7図aに示すように変形したとする。この変形
波形を第6図の電圧比較回路7で電圧比較されて
波形整形された信号第7図a′の波形をシフトレジ
スタ1に入力する。該シフトレジスタ1のクロツ
ク入力端子CKに加えられるクロツクは第7図D
のデータと同期し、データの1ビツトセルの中心
で立上るようにした第7図bのパルス波形の整数
倍(この場合6倍)の第7図cに示すパルスであ
る。シフトレジスタ1は上記クロツクパルスの2
ビツト、3ビツト、4ビツト、5ビツト分シフト
されたシフトパルスを第7図d,e,f,nに示
すように出力し、第6図の論理和回路2と論理積
回路3の入力端子に上記シフトパルスを夫々入力
する。
論理和回路2の論理和出力(第7図g)はマル
チプレクサー4(データ選択手段)のA入力端子
に、論理積回路3の論理積出力(第7図h)はマ
ルチプレクサー4のB入力端子に与えられ、1ビ
ツト前のデータ即ち至近に確定済のビツトデータ
によつてA入力端子に入力されたデータを選択す
るかB入力端子に入力されたデータを選択するか
が振り分けられる。即ち1ビツト前のデータが
“0”の時は論理和出力(第7図g)を選び、1
ビツト前のデータが“1”の場合は論理積出力
(第7図h)を選択する。
上記選択された信号を第6図のD型フリツプフ
ロツプ回路5でラツチする。ラツチするためには
データと同期してデータの中心で立上るクロツク
(第7図b)の立下りでラツチすることで第7図
iで示す正しい波形が得られる。
この第7図iで示す信号を可変抵抗器8等のレ
ベル調整手段を介して電圧比較回路7のマイナス
入力端子に与えるスレーシヨルド値(第7図SL)
の振幅を調整してやれば、次のデータを正しく読
みとることが可能となる。上記した第7図aの波
形を第5図に示す復調回路だけでデジタル信号を
復調するとデータのピーク部分がズレているため
に第7図bに示すデータと同期したクロツクの立
上りパルスで正しいデータがラツチ出来ないため
に第7図j,k,lで示すように最終的には第7
図の破線9のように誤つたデータを復調する。更
に第2図に示す復調回路によつて第7図aの信号
を復調すると電圧比較回路のスレーシヨルドレベ
ルが変化しないため、スレーシヨルド値第7図
SL2は一定であるから信号(第7図a)の10部分
のように振幅の小さくなつた部分を感知出来ない
ために、シフトレジスタ1への入力信号は第7図
mに示すようになり、第7図bのクロツクでラツ
チすると第7図oの如き読み出し信号となり、元
の正しい信号に対して3ケ所で誤つたデータを読
み出していることになる。
本発明の実施例においては、前のデータ信号が
論理1の時、次のクロツク周期で、スレーシヨル
ドをあげて、次のデータが論理0である場合は、
電圧比較回路7によつて、その論理0を検出し、
また、前の入力データが論理0の時は、次のクロ
ツク周期でスレーシヨルドレベルを下げて、次の
データが論理1である場合には、電圧比較回路7
によつてその論理1を確実に検出する。
前のデータと現在のデータが同じ場合には、ス
レーシヨルドは、ノイズマージンが大きくなるよ
うに可変抵抗器8を設定しておけばよい。すなわ
ち、前データつまり1ビツトセル分遅れた信号に
よつて電圧比較回路7のスレーシヨルドレベルを
設定すれば現在のデータの1、0を確実に検出で
きる。フリツプフロツプ回路5の出力信号(第7
図i,SL)は、前のデータを与える信号である
からこれを利用して、電圧比較回路7のスレーシ
ヨルド入力に帰還すればよい。
また上記実施例ではデータを6ビツトのシフト
レジスタ1で6点をサンプリングして、比較的正
確なデータを得ることができる中央部の2クロツ
ク、3クロツクおよび4クロツク、5クロツクの
データからその内容を判定できるようにしている
が、この数は第7図b,cに示すクロツクの整数
比を変化させていくつに選択してもよい。又、上
記実施例では論理和、論理積回路の値を前データ
により振り分けたが、前データが0の時、次のデ
ータは1ビツトセル区間における複数点の内1が
1つでもあれば1とし、そうでなければ0、逆に
前データが1の時、次のデータは前記複数点の内
0が1つでもあれば0、そうでなければ1とする
ような回路であれば問題ない。又上記実施例では
1ビツトセル区間における4つの複数点の内1つ
でも前データより変化すれば、その変化したデー
タを次のデータとしたが、この時前記複数点を8
つにし、その内2つ以上変化すればその変化した
データを次のデータとしたり、9つの内3つ以
上、あるいは2つ以上と数を変化しても良い事は
もちろんである。
本発明は叙上の如く構成し、且つ動作させたの
で、波形干渉によつて振巾が不足した信号、時間
軸系にズレを生じた信号、或いはその両方が同時
に発生している信号を正しく読み出すことが部品
点数を増加させることなく行うことが可能である
特徴を有する。
【図面の簡単な説明】
第1図a〜fは時間軸のズレたデジタル信号の
再生波形および従来の復調方法を示す波形図、第
2図は本発明の復調回路を説明するための従来例
を示すブロツク図、第3図a〜jは第2図の動作
を説明する波形図、第4図a〜dは振幅のレベル
低下したデジタル信号再生波形と本発明の復調回
路を説明するための復調方法を示す波形図、第5
図は第4図の波形を得るための復調回路の一実施
例を示すブロツク図、第6図は本発明の復調回路
のブロツク図、第7図は第6図の動作を説明する
波形図である。 1……シフトレジスタ、2……論理和回路、3
……論理積回路、4……マルチプレクサ、5……
フリツプフロツプ、6,17……インバータ、7
……電圧比較回路、8……可変抵抗器、11……
入力端子、12……コンパレータ、13……出力
端子、14,15……フリツプフロツプ、16…
…同期入力端子。

Claims (1)

    【特許請求の範囲】
  1. 1 記録媒体に記録したデジタル信号あるいは伝
    送系を介して得られたデジタル信号を再生した信
    号を波形整形する電圧比較手段と、該電圧比較手
    段の出力信号の1ビツトセル区間における複数点
    の論理状態を入力する論理和手段と前記複数点の
    論理状態を入力する論理積手段とを有し、復調出
    力が論理“0”であるときは前記論理和手段の出
    力を選択し、論理“1”であるときは前記論理積
    手段の出力を選択するデータ選択手段と、該デー
    タ選択手段で得られたデータをビツトセルに同期
    したタイミングで読み込み1ビツトセル期間保持
    するデータ保持手段とを設け、該データ保持手段
    の出力を前記復調出力とすると共に前記電圧比較
    手段のスレシヨールドレベル入力端子に帰還させ
    該復調出力が論理“0”であるときはスレシヨー
    ルドレベルを低レベルとし、一方、前記復調出力
    が論理“1”であるときはスレシヨールドレベル
    を高レベルとするように構成したことを特徴とす
    るデジタル信号復調回路。
JP708583A 1982-01-29 1983-01-19 デジタル信号復調回路 Granted JPS59132266A (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP708583A JPS59132266A (ja) 1983-01-19 1983-01-19 デジタル信号復調回路
US06/461,306 US4546394A (en) 1982-01-29 1983-01-26 Signal reconstruction circuit for digital signals
GB08302549A GB2118403B (en) 1982-01-29 1983-01-31 Digital signal demodulator circuit

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP708583A JPS59132266A (ja) 1983-01-19 1983-01-19 デジタル信号復調回路

Publications (2)

Publication Number Publication Date
JPS59132266A JPS59132266A (ja) 1984-07-30
JPH0560291B2 true JPH0560291B2 (ja) 1993-09-02

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ID=11656248

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JP708583A Granted JPS59132266A (ja) 1982-01-29 1983-01-19 デジタル信号復調回路

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