JPH0560618B2 - - Google Patents
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- JPH0560618B2 JPH0560618B2 JP61293229A JP29322986A JPH0560618B2 JP H0560618 B2 JPH0560618 B2 JP H0560618B2 JP 61293229 A JP61293229 A JP 61293229A JP 29322986 A JP29322986 A JP 29322986A JP H0560618 B2 JPH0560618 B2 JP H0560618B2
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- 230000004044 response Effects 0.000 claims description 3
- 238000010586 diagram Methods 0.000 description 5
- 230000000694 effects Effects 0.000 description 2
- 230000006870 function Effects 0.000 description 2
- GSDSWSVVBLHKDQ-UHFFFAOYSA-N 9-fluoro-3-methyl-10-(4-methylpiperazin-1-yl)-7-oxo-2,3-dihydro-7H-[1,4]oxazino[2,3,4-ij]quinoline-6-carboxylic acid Chemical compound FC1=CC(C(C(C(O)=O)=C2)=O)=C3N2C(C)COC3=C1N1CCN(C)CC1 GSDSWSVVBLHKDQ-UHFFFAOYSA-N 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000013500 data storage Methods 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
- 230000010365 information processing Effects 0.000 description 1
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- Memory System Of A Hierarchy Structure (AREA)
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明はキヤツシユメモリ制御方式に関し、特
にキヤツシユメモリの読出しデータの転送方式に
関する。
にキヤツシユメモリの読出しデータの転送方式に
関する。
（従来の技術）
第３図は従来の技術を説明するための一般的な
キヤツシユメモリ構成を示すブロツク図である。
第３図のキヤツシユメモリは４レベル構成で主記
憶装置からのキヤツシユメモリへの書込み、およ
びキヤツシユメモリあるいは主記憶装置からのデ
ータを第１のデータ要求元へ転送するパスを示し
ている。本キヤツシユメモリへの書込みおよび読
出しのデータ幅は、主記憶装置からのデータ幅お
よびデータ要求元へのデータ幅の倍となつてい
る。
キヤツシユメモリ構成を示すブロツク図である。
第３図のキヤツシユメモリは４レベル構成で主記
憶装置からのキヤツシユメモリへの書込み、およ
びキヤツシユメモリあるいは主記憶装置からのデ
ータを第１のデータ要求元へ転送するパスを示し
ている。本キヤツシユメモリへの書込みおよび読
出しのデータ幅は、主記憶装置からのデータ幅お
よびデータ要求元へのデータ幅の倍となつてい
る。
第３図において、データアレイ１はキヤツシユ
メモリに登録されるデータを格納するメモリであ
り、キヤツシユメモリにデータを登録する際に主
記憶装置から信号線３上に送出されたメモリデー
タを第１のライトレジスタ４と第２のライトレジ
スタ５とに順次格納して、データアレイ１へは１
回の書込みで２倍のデータ幅の内容を同時に書込
む。また読出し時に読出し対象が格納されたキヤ
ツシユメモリのレベルであるヒツトレベルを決定
して、このヒツトレベルのデータをレベル選択回
路２によつて選択し、第１のリードレジスタ６と
第２のリードレジスタ７とに同時に格納する。第
１の選択回路１１はデータ要求元からの読出しに
おいて、読出し対象のデータがキヤツシユメモリ
に存在するかどうかを判断し、キヤツシユメモリ
に存在する場合は、キヤツシユメモリから、キヤ
ツシユメモリに存在しない場合は主記憶装置から
対象データを選択するのと同時に、対象データの
アドレスより上位または下位のデータを選択し、
第１のデータ要求元へ読出し対象のデータを転送
する。
メモリに登録されるデータを格納するメモリであ
り、キヤツシユメモリにデータを登録する際に主
記憶装置から信号線３上に送出されたメモリデー
タを第１のライトレジスタ４と第２のライトレジ
スタ５とに順次格納して、データアレイ１へは１
回の書込みで２倍のデータ幅の内容を同時に書込
む。また読出し時に読出し対象が格納されたキヤ
ツシユメモリのレベルであるヒツトレベルを決定
して、このヒツトレベルのデータをレベル選択回
路２によつて選択し、第１のリードレジスタ６と
第２のリードレジスタ７とに同時に格納する。第
１の選択回路１１はデータ要求元からの読出しに
おいて、読出し対象のデータがキヤツシユメモリ
に存在するかどうかを判断し、キヤツシユメモリ
に存在する場合は、キヤツシユメモリから、キヤ
ツシユメモリに存在しない場合は主記憶装置から
対象データを選択するのと同時に、対象データの
アドレスより上位または下位のデータを選択し、
第１のデータ要求元へ読出し対象のデータを転送
する。
第３図のキヤツシユメモリはデータアレイ１に
対し図示しないがアドレスを与えたタイミングで
キヤツシユメモリのデータを第１のリードレジス
タ６および第２のリードレジスタ７へ格納し、次
のタイミングで第１の選択回路１１を通し第１の
データ要求元へデータを転送する。したがつて、
一つの読出しデータを第１のデータ要求元へ転送
するためには、データアレイ１を１マシンサイク
ル使用することになる。
対し図示しないがアドレスを与えたタイミングで
キヤツシユメモリのデータを第１のリードレジス
タ６および第２のリードレジスタ７へ格納し、次
のタイミングで第１の選択回路１１を通し第１の
データ要求元へデータを転送する。したがつて、
一つの読出しデータを第１のデータ要求元へ転送
するためには、データアレイ１を１マシンサイク
ル使用することになる。
以上説明した一般的なキヤツシユメモリにおい
て、一つのキヤツシユメモリをオペランリードと
命令リードで共用する場合を考えると、第３図の
一つのキヤツシユメモリに第２のデータ要求元か
らの使用を許すとすれば、第１の選択回路１１と
同等の機能を有する選択回路を第２のデータ要求
元へのデータ転送のために付加することになる。
そして二つのデータ要求元はデータアレイ１を排
他的に使用することになる。すなわち、一つのデ
ータ要求元がデータアレイ１を使用している時
は、他のデータ要求元は使用できずに待たされる
ことになり、一つのデータ要求元は平均で２マシ
ンサイクルに１回しかデータアレイを使用できな
くなる。したがつて、一つのデータアレイ１を１
マシンサイクルに一つ以上のアドレスを与えリー
ドデータを得られる構成にする必要がある。
て、一つのキヤツシユメモリをオペランリードと
命令リードで共用する場合を考えると、第３図の
一つのキヤツシユメモリに第２のデータ要求元か
らの使用を許すとすれば、第１の選択回路１１と
同等の機能を有する選択回路を第２のデータ要求
元へのデータ転送のために付加することになる。
そして二つのデータ要求元はデータアレイ１を排
他的に使用することになる。すなわち、一つのデ
ータ要求元がデータアレイ１を使用している時
は、他のデータ要求元は使用できずに待たされる
ことになり、一つのデータ要求元は平均で２マシ
ンサイクルに１回しかデータアレイを使用できな
くなる。したがつて、一つのデータアレイ１を１
マシンサイクルに一つ以上のアドレスを与えリー
ドデータを得られる構成にする必要がある。
従来、キヤツシユメモリは１マシンサイクルで
一つ以上のリードデータを得るには、１マシンサ
イクルでキヤツシユメモリの内容を２回読出す方
式が公知である。この方式は、高速のRAMを使
用して１マシンサイクルで２回のRAMアクセス
を行うことによつて実現されている。
一つ以上のリードデータを得るには、１マシンサ
イクルでキヤツシユメモリの内容を２回読出す方
式が公知である。この方式は、高速のRAMを使
用して１マシンサイクルで２回のRAMアクセス
を行うことによつて実現されている。
（発明が解決しようとする問題点）
上述した従来の１マシンサイクルでキヤツシユ
メモリの内容を２回読出す方式は、１マシンサイ
クルにアドレス切換えと２回のデータ格納とを行
うため、中間のタイミングが必要であり、動作が
複雑になること、および上記サイクル時間が限度
となつて情報処理装置全体のマシンサイクルが遅
くなるとともに、高速のRAMが必要であるとい
う欠点がある。
メモリの内容を２回読出す方式は、１マシンサイ
クルにアドレス切換えと２回のデータ格納とを行
うため、中間のタイミングが必要であり、動作が
複雑になること、および上記サイクル時間が限度
となつて情報処理装置全体のマシンサイクルが遅
くなるとともに、高速のRAMが必要であるとい
う欠点がある。
本発明の目的は、連続した第１のリードデータ
と第２のリードデータとを２回転送するように指
示する要求を第１のデータ要求元、および第２の
データ要求元から送出することにより上記欠点を
除去し、マシンサイクルが遅くならないように構
成したキヤツシユメモリデータ転送方式を提供す
ることにある。
と第２のリードデータとを２回転送するように指
示する要求を第１のデータ要求元、および第２の
データ要求元から送出することにより上記欠点を
除去し、マシンサイクルが遅くならないように構
成したキヤツシユメモリデータ転送方式を提供す
ることにある。
（問題点を解決するための手段）
本発明によるキヤツシユメモリデータ転送方式
は、第１および第２のリードレジスタと、第１お
よび第２の転送レジスタと、第１および第２の選
択回路と、第１および第２の転送制御回路とを具
備し、連続する第１および第２のリードデータを
同時にキヤツシユメモリから読出すことができる
ように構成したものである。
は、第１および第２のリードレジスタと、第１お
よび第２の転送レジスタと、第１および第２の選
択回路と、第１および第２の転送制御回路とを具
備し、連続する第１および第２のリードデータを
同時にキヤツシユメモリから読出すことができる
ように構成したものである。
第１および第２のリードレジスタは、連続した
第１および第２のリードデータをそれぞれ格納す
るためのものである。
第１および第２のリードデータをそれぞれ格納す
るためのものである。
第１および第２の転送レジスタは、第１および
第２のリードレジスタのデータをそれぞれ転送し
て格納するためのものである。
第２のリードレジスタのデータをそれぞれ転送し
て格納するためのものである。
第１および第２の選択回路は、第１および第２
のリードレジスタ、ならびに第１および第２の転
送レジスタから第１および第２のデータ要求元へ
返送されるデータを選択するためのものである。
のリードレジスタ、ならびに第１および第２の転
送レジスタから第１および第２のデータ要求元へ
返送されるデータを選択するためのものである。
第１および第２の転送制御回路は、第１および
第２の要求元からの各要求に対して２回の転送を
要求するリード要求であることを解読し、第１お
よび第２の選択回路を制御するためのものであ
る。
第２の要求元からの各要求に対して２回の転送を
要求するリード要求であることを解読し、第１お
よび第２の選択回路を制御するためのものであ
る。
（実施例）
次に、本発明について図面を参照して説明す
る。
る。
第１図は、本発明によるキヤツシユメモリデー
タ転送方式を実現する一実施例であるキヤツシユ
メモリのブロツク図である。第１図において、１
はデータアレイ、２はレベル選択回路、４，５は
それぞれ第１および第２のライトレジスタ、６，
７はそれぞれ第１および第２のリードレジスタ、
８，９はそれぞれ第１および第２の転送レジス
タ、１０は転送選択回路、１１，１２はそれぞれ
第１および第２の選択回路、１３，１４はそれぞ
れ第１および第２の転送制御回路である。
タ転送方式を実現する一実施例であるキヤツシユ
メモリのブロツク図である。第１図において、１
はデータアレイ、２はレベル選択回路、４，５は
それぞれ第１および第２のライトレジスタ、６，
７はそれぞれ第１および第２のリードレジスタ、
８，９はそれぞれ第１および第２の転送レジス
タ、１０は転送選択回路、１１，１２はそれぞれ
第１および第２の選択回路、１３，１４はそれぞ
れ第１および第２の転送制御回路である。
そして、この第１図に示すブロツク図は、第３
図に示す従来例に対し、転送選択回路１０、第１
および第２の転送レジスタ８，９、第２の選択回
路１２、第１および第２の転送制御回路１３，１
４と第２のデータ要求元を付加し、第１の選択回
路１１に、第１および第２の転送レジスタ８，９
の入力を付加したものである。
図に示す従来例に対し、転送選択回路１０、第１
および第２の転送レジスタ８，９、第２の選択回
路１２、第１および第２の転送制御回路１３，１
４と第２のデータ要求元を付加し、第１の選択回
路１１に、第１および第２の転送レジスタ８，９
の入力を付加したものである。
第１図において、データアレイ１はキヤツシユ
メモリに登録されるデータを格納するメモリであ
り、主記憶装置から信号線３上に送出されたメモ
リデータを第１のライトレジスタ４と第２のライ
トレジスタ５とに格納して、１回で２倍のデータ
幅の内容を同時に書込み、読出し時に上記格納さ
れたレベルのデータをレベル選択回路２によつて
選択し、第１のリードレジスタ６と第２のリード
レジスタ７とに同時に格納する。すなわち、デー
タアレイ１は読出し要求されるデータ幅の２倍の
内容を同時に読出し（リード）／書込み（ライ
ト）するメモリである。
メモリに登録されるデータを格納するメモリであ
り、主記憶装置から信号線３上に送出されたメモ
リデータを第１のライトレジスタ４と第２のライ
トレジスタ５とに格納して、１回で２倍のデータ
幅の内容を同時に書込み、読出し時に上記格納さ
れたレベルのデータをレベル選択回路２によつて
選択し、第１のリードレジスタ６と第２のリード
レジスタ７とに同時に格納する。すなわち、デー
タアレイ１は読出し要求されるデータ幅の２倍の
内容を同時に読出し（リード）／書込み（ライ
ト）するメモリである。
信号線１５上に接続された第１のデータ要求
元、および信号線１６上に接続された第２のデー
タ要求元からのリードデータの返送について、第
２図のタイムチヤートを参照して説明する。
元、および信号線１６上に接続された第２のデー
タ要求元からのリードデータの返送について、第
２図のタイムチヤートを参照して説明する。
第１のデータ要求元からアドレスＡのリードデ
ータ要求があつた場合には、T0のタイミングで
データアレイ１のアドレスをＡにすることにより
T1のタイミングで第１のリードレジスタ６にア
ドレスＡのデータが格納され、第２のリードレジ
スタ７にアドレスＡ＋１のデータが格納される。
これによつて第１の選択回路１１により第１のリ
ードレジスタ６が選択され、第１のリプライデー
タとしてアドレスＡのデータを第１のリプライ信
号とともに第１のデータ要求元に返送する。も
し、このアドレスＡのリード要求が２回の転送指
示によつて行われたものでなければ、T1のタイ
ミングでアドレスＡのデータのみが格納されて動
作が終了する。
ータ要求があつた場合には、T0のタイミングで
データアレイ１のアドレスをＡにすることにより
T1のタイミングで第１のリードレジスタ６にア
ドレスＡのデータが格納され、第２のリードレジ
スタ７にアドレスＡ＋１のデータが格納される。
これによつて第１の選択回路１１により第１のリ
ードレジスタ６が選択され、第１のリプライデー
タとしてアドレスＡのデータを第１のリプライ信
号とともに第１のデータ要求元に返送する。も
し、このアドレスＡのリード要求が２回の転送指
示によつて行われたものでなければ、T1のタイ
ミングでアドレスＡのデータのみが格納されて動
作が終了する。
一方、第１のリードレジスタ６と第２のリード
レジスタ７のデータをそれぞれ第１の転送レジス
タ８および第２の転送レジスタ９に１マシンサイ
クル遅れのT2のタイミングで格納している。し
たがつて、アドレスＡのリード要求が２回の転送
指示であれば、２回目のデータ転送タイミングで
第１の選択回路１１により第２の転送レジスタ９
を選択し、アドレスＡ＋１のデータを第１のリプ
ライ信号とともに第１のデータ要求元へ返送す
る。
レジスタ７のデータをそれぞれ第１の転送レジス
タ８および第２の転送レジスタ９に１マシンサイ
クル遅れのT2のタイミングで格納している。し
たがつて、アドレスＡのリード要求が２回の転送
指示であれば、２回目のデータ転送タイミングで
第１の選択回路１１により第２の転送レジスタ９
を選択し、アドレスＡ＋１のデータを第１のリプ
ライ信号とともに第１のデータ要求元へ返送す
る。
第１のデータ要求元からアドレスＣ＋１のリー
ドデータ要求があつた場合には、T2のタイミン
グでデータアレイ１のアドレスをＣにすることに
より、T3のタイミングで第１のリードレジスタ
６にアドレスＣのデータが格納され、第２のリー
ドレジスタ７にアドレスＣ＋１のデータが格納さ
れる。２回の転送指示により第１の選択回路１１
はT3のタイミングで第２のリードレジスタ７を
選択し、T4のタイミングで第１の転送レジスタ
８を選択する。これによつてT3のタイミングで
アドレスＣ＋１のデータが第１のリプライ信号と
ともに第１のデータ要求元へ返送され、T4のタ
イミングでアドレスＣのデータが第１のリプライ
信号とともに第１のデータ要求元へ返送される。
ドデータ要求があつた場合には、T2のタイミン
グでデータアレイ１のアドレスをＣにすることに
より、T3のタイミングで第１のリードレジスタ
６にアドレスＣのデータが格納され、第２のリー
ドレジスタ７にアドレスＣ＋１のデータが格納さ
れる。２回の転送指示により第１の選択回路１１
はT3のタイミングで第２のリードレジスタ７を
選択し、T4のタイミングで第１の転送レジスタ
８を選択する。これによつてT3のタイミングで
アドレスＣ＋１のデータが第１のリプライ信号と
ともに第１のデータ要求元へ返送され、T4のタ
イミングでアドレスＣのデータが第１のリプライ
信号とともに第１のデータ要求元へ返送される。
第１の転送制御回路１３はデータ要求元からの
２回の転送指示を解読し、データアレイ１のアド
レスを要求されたアドレスに設定した後、次のマ
シンサイクルで要求されたアドレスと対をなすデ
ータが格納されている第１のリードレジスタ６と
第２のリードレジスタ７とから要求されたアドレ
スのデータを選択する。さらに、次のマシンサイ
クルでは、第１の転送レジスタ８と第２の転送レ
ジスタ９とから要求されたアドレスと対をなすデ
ータを選択する。もし、データ要求元から２回の
転送指示がない場合には、後半の要求されたアド
レスと対をなすデータを選択する動作はない。
２回の転送指示を解読し、データアレイ１のアド
レスを要求されたアドレスに設定した後、次のマ
シンサイクルで要求されたアドレスと対をなすデ
ータが格納されている第１のリードレジスタ６と
第２のリードレジスタ７とから要求されたアドレ
スのデータを選択する。さらに、次のマシンサイ
クルでは、第１の転送レジスタ８と第２の転送レ
ジスタ９とから要求されたアドレスと対をなすデ
ータを選択する。もし、データ要求元から２回の
転送指示がない場合には、後半の要求されたアド
レスと対をなすデータを選択する動作はない。
第２の選択回路１２および第２の転送制御回路
１４は、データ要求元が第１のデータ要求元から
第２のデータ要求元へと入替えられただけで、第
１の選択回路１１および第１の転送制御回路１３
と同様な機能を有する。
１４は、データ要求元が第１のデータ要求元から
第２のデータ要求元へと入替えられただけで、第
１の選択回路１１および第１の転送制御回路１３
と同様な機能を有する。
第１の選択回路１１および第１の転送選択回路
１３、ならびに第２の選択回路１２および第２の
転送選択回路１４はそれぞれ第１のデータ要求元
ならびに第２のデータ要求元に送出するリプライ
データを切替えるためのものである。
１３、ならびに第２の選択回路１２および第２の
転送選択回路１４はそれぞれ第１のデータ要求元
ならびに第２のデータ要求元に送出するリプライ
データを切替えるためのものである。
この切替えの制御は、データ要求元からのデー
タのアドレスと２種類のリード要求を転送制御回
路が解読して制御する。すなわち、要求されたデ
ータがキヤツシユメモリに存在していない場合、
存在している場合、およびリード要求が２回目の
転送指示をしている場合を制御する。第１および
第２の選択回路１１，１２にはそれぞれ第１およ
び第２のライトレジスタ４，５と、第１および第
２のリードレジスタ６，７と、第１および第２の
転送レジスタ８，９とが接続されている。第１お
よび第２のライトレジスタ４，５はそれぞれキヤ
ツシユメモリに要求されたアドレスのデータがな
い場合に起動されたブロツク転送によるキヤツシ
ユメモリライトデータを格納する。第１および第
２のリードレジスタ６，７はそれぞれキヤツシユ
メモリのなかに要求されたアドレスのデータがあ
る場合に使用される。
タのアドレスと２種類のリード要求を転送制御回
路が解読して制御する。すなわち、要求されたデ
ータがキヤツシユメモリに存在していない場合、
存在している場合、およびリード要求が２回目の
転送指示をしている場合を制御する。第１および
第２の選択回路１１，１２にはそれぞれ第１およ
び第２のライトレジスタ４，５と、第１および第
２のリードレジスタ６，７と、第１および第２の
転送レジスタ８，９とが接続されている。第１お
よび第２のライトレジスタ４，５はそれぞれキヤ
ツシユメモリに要求されたアドレスのデータがな
い場合に起動されたブロツク転送によるキヤツシ
ユメモリライトデータを格納する。第１および第
２のリードレジスタ６，７はそれぞれキヤツシユ
メモリのなかに要求されたアドレスのデータがあ
る場合に使用される。
第１および第２の転送レジスタ８，９は、第１
および第２のデータ要求元から２回のデータ転送
を指示するリード要求を受けた場合の２回目のデ
ータ転送時に使用される。また、それぞれの場合
での第１および第２のデータ対は、データ要求元
からのアドレスが指示する一つのデータが選択さ
れる。ただし第１および第２の転送レジスタ８，
９を選択する場合は、データ要求元からのアドレ
スが指示していないデータを選択する。
および第２のデータ要求元から２回のデータ転送
を指示するリード要求を受けた場合の２回目のデ
ータ転送時に使用される。また、それぞれの場合
での第１および第２のデータ対は、データ要求元
からのアドレスが指示する一つのデータが選択さ
れる。ただし第１および第２の転送レジスタ８，
９を選択する場合は、データ要求元からのアドレ
スが指示していないデータを選択する。
第２図は、第１のデータ要求元からアドレス
Ａ、アドレスＣ＋１、およびアドレスＥの３つの
２回の転送指示の要求をそれぞれタイミングT0，
T2およびT4で受付け処理し、第２のデータ要求
元からアドレスＢとアドレスＤ＋１との２回の転
送指示の要求をそれぞれタイミングT1とタイミ
ングT3とに受付けて処理を行つたことを示すタ
イムチヤートである。したがつて、データアレイ
アドレスは１マシンサイクルに１個しか存在しな
いが、キヤツシユメモリから得られる１マシンサ
イクルに２個のデータが得られることになる。
Ａ、アドレスＣ＋１、およびアドレスＥの３つの
２回の転送指示の要求をそれぞれタイミングT0，
T2およびT4で受付け処理し、第２のデータ要求
元からアドレスＢとアドレスＤ＋１との２回の転
送指示の要求をそれぞれタイミングT1とタイミ
ングT3とに受付けて処理を行つたことを示すタ
イムチヤートである。したがつて、データアレイ
アドレスは１マシンサイクルに１個しか存在しな
いが、キヤツシユメモリから得られる１マシンサ
イクルに２個のデータが得られることになる。
（発明の効果）
以上説明したように本発明は、転送選択回路１
０、第１および第２の転送レジスタ８，９、第２
の選択回路１２、および第１および第２の転送制
御回路１３，１４を設置し、連続した第１のリー
ドデータと第２のリードデータとを２回転送する
ように指示する要求を、第１のデータ要求元、お
よび第２のデータ要求元から送出することによつ
て、第１および第２のデータ要求元への転送にお
いて、データアレイを通常２マシンサイクル使用
しなければできない２個のデータを１マシンサイ
クルしか使用しないで済ませることを可能にし、
この使用しなかつた１マシンサイクルで他のデー
タ要求元へのデータ転送を行うことで、第１およ
び第２のデータ要求元の合計で、１マシンサイク
ルに２個のリードデータがキヤツシユメモリから
得られるという効果がある。
０、第１および第２の転送レジスタ８，９、第２
の選択回路１２、および第１および第２の転送制
御回路１３，１４を設置し、連続した第１のリー
ドデータと第２のリードデータとを２回転送する
ように指示する要求を、第１のデータ要求元、お
よび第２のデータ要求元から送出することによつ
て、第１および第２のデータ要求元への転送にお
いて、データアレイを通常２マシンサイクル使用
しなければできない２個のデータを１マシンサイ
クルしか使用しないで済ませることを可能にし、
この使用しなかつた１マシンサイクルで他のデー
タ要求元へのデータ転送を行うことで、第１およ
び第２のデータ要求元の合計で、１マシンサイク
ルに２個のリードデータがキヤツシユメモリから
得られるという効果がある。
第１のデータ要求元としてオペランド要求元を
考え、第２のデータ要求元として命令要求元を考
えれば、オペランド要求に対して連続した大容量
のデータを移送する場合に２回の転送指示が有効
であり、命令要求の場合には大部分が連続したデ
ータであるので、２回の転送指示が有効であると
いう効果がある。
考え、第２のデータ要求元として命令要求元を考
えれば、オペランド要求に対して連続した大容量
のデータを移送する場合に２回の転送指示が有効
であり、命令要求の場合には大部分が連続したデ
ータであるので、２回の転送指示が有効であると
いう効果がある。
第１図は、本発明によるキヤツシユメモリデー
タ転送方式を実現する一実施例であるキヤツシユ
メモリを示すブロツク図である。第２図は、第１
のキヤツシユメモリが第１のデータ要求元、およ
び第２のデータ要求元からのデータ要求にしたが
つてリプライデータを返送する模様を示すタイム
チヤートである。第３図は、従来のキヤツシユメ
モリの例を示すブロツク図である。 １……データアレイ、２……レベル選択回路、
４，５……ライトレジスタ、６，７……リードレ
ジスタ、８，９……転送レジスタ、１０……転送
選択回路、１１，１２……選択回路、１３，１４
……転送制御回路、３，１５，１６……信号線。
タ転送方式を実現する一実施例であるキヤツシユ
メモリを示すブロツク図である。第２図は、第１
のキヤツシユメモリが第１のデータ要求元、およ
び第２のデータ要求元からのデータ要求にしたが
つてリプライデータを返送する模様を示すタイム
チヤートである。第３図は、従来のキヤツシユメ
モリの例を示すブロツク図である。 １……データアレイ、２……レベル選択回路、
４，５……ライトレジスタ、６，７……リードレ
ジスタ、８，９……転送レジスタ、１０……転送
選択回路、１１，１２……選択回路、１３，１４
……転送制御回路、３，１５，１６……信号線。
Claims (1)
- 【特許請求の範囲】 １ データアレイの１回の読み出しで得られる連
続した第１および第２のリードデータをそれぞれ
格納するための第１および第２のリードレジスタ
と、 前記第１および第２のリードレジスタのデータ
をそれぞれ転送して格納するための第１および第
２の転送レジスタと、 前記第１および第２のリードレジスタ、ならび
に前記第１および第２の転送レジスタから第１お
よび第２のデータ要求元へ返送されるデータを選
択するための第１および第２の選択回路と、 前記第１および第２のデータ要求元からのリー
ド要求には、リード対象データを転送するリード
要求と、リード対象データを転送後隣接するデー
タを転送させる２回の転送を要求するリード要求
との２種類があつて、前記２種類のリード要求を
受取り、これを解読し、２回の転送を要求するリ
ード要求の場合の２回目の転送時に、前記第１お
よび第２の選択回路に対し転送レジスタの選択指
示を行う第１および第２の転送制御回路とを具備
し、２回分のリードデータである前記第１および
第２のリードデータを同時にキヤツシユメモリか
ら読出し、２回のデータ転送を二つのデータ要求
元が実行できるように構成したキヤツシユメモリ
データ転送方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61293229A JPS63145556A (ja) | 1986-12-09 | 1986-12-09 | キヤツシユメモリデ−タ転送方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61293229A JPS63145556A (ja) | 1986-12-09 | 1986-12-09 | キヤツシユメモリデ−タ転送方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63145556A JPS63145556A (ja) | 1988-06-17 |
| JPH0560618B2 true JPH0560618B2 (ja) | 1993-09-02 |
Family
ID=17792098
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61293229A Granted JPS63145556A (ja) | 1986-12-09 | 1986-12-09 | キヤツシユメモリデ−タ転送方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63145556A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5019965A (en) * | 1989-02-03 | 1991-05-28 | Digital Equipment Corporation | Method and apparatus for increasing the data storage rate of a computer system having a predefined data path width |
-
1986
- 1986-12-09 JP JP61293229A patent/JPS63145556A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63145556A (ja) | 1988-06-17 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |