JPH0656592B2 - キヤツシユメモリデ−タ転送方式 - Google Patents

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明はキヤツシユメモリ制御方式に関し、特にキヤツ
シユメモリの読出しデータの転送方式に関する。

（従来の技術） 第３図は従来の技術を説明するための一般的なキャッシ
ュメモリ構成を示すブロック図である。第３図のキャッ
シュメモリは４レベル構成で主記憶装置からのキャッシ
ュメモリへの書込み、及びキャッシュメモリあるいは主
記憶装置からのデータを第１のデータ要求元へ転送する
パスを示している。本キャッシュメモリへの書込み及び
読出しのデータ幅は、主記憶装置からのデータ幅及びデ
ータ要求元へのデータ幅の倍となっている。

第３図において、データアレイ１はキャッシュメモリに
登録されるデータを格納するメモリであり、キャッシュ
メモリにデータを登録する際に主記憶装置から信号線３
上に送出されたメモリデータを第１のライトレジスタ４
と第２のライトレジスタ５とに順次格納して、データア
レイ１へは１回の書込みで２倍のデータ幅の内容を同時
に書込む。また読出し時に読出し対象が格納されたキャ
ッシュメモリのレベルであるヒットレベルを決定して、
このヒットレベルのデータをレベル選択回路２によって
選択し、第１のリードレジスタ６と第２のリードレジス
タ７とに同時に格納する。第１の選択回路９はデータ要
求元からの読出しにおいて、読出し対象のデータがキャ
ッシュメモリに存在するかどうかを判断し、キャッシュ
メモリに存在する場合は、キャッシュメモリから、キャ
ッシュメモリに存在しない場合は主記憶装置から対象デ
ータを選択するのと同時に、対象データのアドレスより
上位または下位のデータを選択し、第１のデータ要求元
へ読出し対象のデータを転送する。

第３図のキャッシュメモリはデータアレイ１に対し図示
しないがアドレスを与えたタイミングでキャッシュメモ
リのデータを第１のリードレジスタ６及び第２のリード
レジスタ７へ格納し、次のタイミングで第１の選択回路
９を通し第１のデータ要求元へデータを転送する。従っ
て、一つの読出しデータを第１のデータ要求元へ転送す
るためには、データアレイ１を１マシンサイクル使用す
ることになる。

以上説明した一般的なキャッシュメモリにおいて、一つ
のキャッシュメモリをオペランリードと命令リードで共
用する場合を考えると、第３図の一つのキャッシュメモ
リに第２のデータ要求元からの使用を許すとすれば、第
１の選択回路９と同等の機能を有する選択回路を第２の
データ要求元へのデータ転送のために付加することにな
る。そして二つのデータ要求元はデータアレイ１を排他
的に使用することになる。すなわち、一つのデータ要求
元がデータアレイ１を使用している時は、他のデータ要
求元は使用できずに待たされることになり、その結果、
一つのデータ要求元は平均で２マシンサイクルに１回し
かデータアレイを使用できなくなる。従って、一つのデ
ータアレイ１を１マシンサイクルに一つ以上のアドレス
を与えリードデータを得られる構成にする必要がある。

従来、キャッシュメモリは１マシンサイクルで一つ以上
のリードデータを得るには、１マシンサイクルでキヤツ
シユメモリの内容を２回読出す方式が公知である。この
方式は、高速のＲＡＭを使用して１マシンサイクルで２
回のＲＡＭアクセスを行うことによつて実現されてい
る。

（発明が解決しようとする問題点） 上述した従来の１マシンサイクルでキヤツシユメモリの
内容を２回読出す方式は、１マシンサイクルにアドレス
切換えと２回のデータ格納とを行うため、中間のタイミ
ングが必要であり、動作が複雑になること、および上記
サイクル時間が限界となつて情報処理装置全体のマシン
サイクルが遅くなるとともに、最高のＲＡＭが必要であ
ると云う欠点がある。

本発明の目的は、連続した第１のリードデータと第２の
リードデータとを２回転送するように指示する要求を第
１のデータ要求元、および第２のデータ要求元から送出
することにより上記欠点を除去し、マシンサイクルが遅
くならないように構成したキヤツシユメモリデータ転送
方式を提供することにある。

（問題点を解決するための手段） 本発明によるキヤツシユメモリデータ転送方式は第１お
よび第２のリードレジスタと、転送レジスタと、第１お
よび第２の選択回路と、転送制御回路とを具備し、連続
する第１および第２のリードデータを同時にキヤツシユ
メモリから読出すことができるように構成したものであ
る。

第１および第２のリードレジスタは、連続した第１およ
び第２のリードデータをそれぞれ格納するためのもので
ある。

転送レジスタは、第２のリードレジスタのデータを転送
して格納するためのものである。

第１の選択回路は、第１および第２のリードレジスタの
内容から第１および第２のデータ要求元へ返送されるデ
ータを選択するためのものである。

第２の選択回路は、第１の選択回路の出力か、あるいは
転送レジスタの内容かを選択して第２のデータ要求元へ
データを返送するためのものである。

転送制御回路は、第２のデータ要求元からの要求に対し
て２回の転送を要求するリード要求を解読し、２回目の
転送に対して第２の選択回路の動作させるためのもので
ある。

（実施例） 次に、本発明について図面を参照して説明する。

第１図は、本発明によるキヤツシユメモリデータ転送方
式を実現する一実施例であるキヤツシユメモリのブロツ
ク図である。第１図において、１はデータアレイ、２は
レベル選択回路、４，５はそれぞれ第１および第２のラ
イトレジスタ、６，７はそれぞれ第１および第２のリー
ドレジスタ、８は転送レジスタ、９，１０はそれぞれ第
１および第２の選択回路、１１は転送制御回路である。

そして、この第１図に示すブロック図は、第３図に示す
従来例に対し、転送レジスタ８、第２の選択回路１０、
転送制御回路１１と第２のデータ要求元を付加したもの
である。

第１図において、データアレイ１はキヤツシユメモリに
登録されるデータを格納するメモリであり、主記憶装置
から信号線３上に送出されたメモリデータを第１のライ
トレジスタ４と第２のライトレジスタ５とに格納して、
１回で２倍のデータ幅の内容を同時に書込み、読出し時
に上記格納されたレベルのデータをレベル選択回路２に
よっつて選択し、第１のリードレジスタ６と第２のリー
ドレジスタ７とに同時に格納する。すなわち、データア
レイ１は読出し要求されるデータ幅の２倍の内容を同時
に読出し（リード）／書込み（ライト）するメモリであ
る。

信号線１２上に接続された第１のデータ要求元、および
信号線１３上に接続された第２のデータ要求元からのリ
ードデータの返送について第２図のタイムチヤートを参
照して説明する。

第１のデータ要求元からアドレスＤのリードデータ要求
があつた場合には、Ｔ₃のタイミングでデータアレイ１
のアドレスをＤにすることにより、Ｔ₄のタイミングで
第１のリードレジスタ６にアドレスＤのデータが格納さ
れ、第２のリードレジスタ７にアドレスＤ＋１のデータ
が格納される。これによつて第１の選択回路９により第
１のリードレジスタ６が選択され、第１のリプライデー
タとしてアドレスＤのデータを第１のリプライ信号とと
もに第１のデータ要求元に返送する。

アドレスＣに置かれたリードデータに対する要求が第２
のデータ要求元から送出されたとき、２回の転送が指示
されたものとする。Ｔ₂のタイミングでデータアレイ１
のアドレスをＣにセツトすることにより、Ｔ₃のタイミ
ングで第１のリードレジスタ６にアドレスＣのデータが
格納されるとともに、第２のリードレジスタ７にアドレ
スＣ＋１のデータが格納され、第１の選択回路９により
第１のリードレジスタ６が選択される。その後、第２の
選択回路１０により第１の選択回路９の出力を選択する
ことにより、アドレスＣのデータを第２のリプライ信号
とともに第２のリプライデータとして第２の要求元へ返
送する。Ｔ₄のタイミングにおいて第２のリードレジス
タ７に格納されていたアドレスＣ＋１のデータは転送レ
ジスタ８へ転送されているので、第２の選択回路１０に
より転送レジスタ８を選択し、第２のリプライデータと
してアドレスＣ＋１のデータを第２のリプライ信号とと
もに第２の要求元に返送する。

第１の選択回路９はデータアレイ１を読取つた次のタイ
ミングで読取られたアドレスによつて第１のリードレジ
スタ６、あるいは第２のリードレジスタ７を選択する。
第１の選択回路９は、要求されたアドレスに置かれたデ
ータがキヤツシユメモリに存在しない場合には、起動さ
れたブロツク転送によるキヤツシユメモリライトデータ
を格納するため、第１のライトレジスタ４、あるいは第
２のライトレジスタ５も選択することが可能である。

第１の要求元であれば第１のリプライ信号とともに選択
されたデータを返送し、第２のデータ要求元であれば第
２の選択回路１０を通して第２のリプライ信号とともに
返送する。

転送制御回路１１は、第２の選択回路１０を制御する回
路であり、通常第１の選択回路９を選択するように指示
をしている。このため第１のデータ要求元が第１の選択
回路９でリード対象のデータを転送するのと同一の動作
により、第２データ要求元が第１の選択回路９と第２の
選択回路１０を通じてリード対象のデータを転送する。
さらに転送制御回路１１は、第２のデータ要求元が２回
の転送要求するリード要求を解読し、第２の選択回路１
０に対し１回目のデータ転送時は通常と同一に第１の選
択回路９を選択するが、２回目のデータ転送時は転送レ
ジスタ８を選択することを指示する。

第２の選択回路１０は転送制御回路１１により制御さ
れ、データアレイ１を読取つた次のタイミング第１の選
択回路９を選択する。

その次のタイミングでは、第２のデータ要求元からの要
求が２回の転送であれば、転送レジスタ８を選択する。

第２図のタイムチヤートにおいて、Ｔ₄のタイミングは
第１のデータ要求元のアドレスＤのリードデータを転送
し、第２のデータ要求元へアドレスＣ＋１のデータを同
時に転送している。ここで、Ｔ₃のタイミングは第２の
データ要求元へアドレスＣのデータを返送しているにす
ぎないので、２マシンサイクルに３個のリードデータを
返送することができる。

（発明の効果） 以上説明したように本発明は、転送レジスタ８、第２の
選択回路１０、および転送制御回路１１を設置し、連続
した第１のリードデータと第２のリードデータとを２回
転送するように指示する要求を第２のデータ要求元から
送出することによって、第２のデータ要求元への転送に
おいて、データアレイを通常２マシンサイクル使用しな
ければできない２個のデータについて、１マシンサイク
ルしか使用しないで済ませることを可能にし、この使用
しなかった１マシンサイクルで第１のデータ要求元への
データ転送を行うことで、第１および第２のデータ要求
元の合計で、１マシンサイクルに２個のリードデータが
キャッシュメモリから得られるという効果がある。

従って、第２のデータ要求元へデータを２回の転送要求
により連続してデータを転送する場合は、データアレイ
は２マシンサイクルに１マシンサイクルの空きが生じ、
この空きで第１のデータ要求元へのデータ転送をおこな
えば、全体として２マシンサイクルに３個のリードデー
タが得られるという効果がある。

第１のデータ要求元としてオペランド要求元を考えれ
ば、命令リード要求は大部分が連続したデータであるの
で、２回の転送指示が有効であると云う効果がある。

【図面の簡単な説明】

第１図は、本発明によるキヤツシユメモリデータ転送方
式を実現する一実施例であるキヤツシユメモリを示すブ
ロツク図である。 第２図は、第１のキャッシュメモリが第１のデータ要求
元、および第２のデータ要求元からのデータ要求に従っ
てリプライデータを返送する模様を示すタイムチャート
である。 第３図は、従来のキャッシュメモリの例を示すブロック
図である。 １…データアレイ、２…レベル選択回路 ４，５…ライトレジスタ ６，７…リードレジスタ ８…転送レジスタ ９，１０…選択回路 １１…転送制御回路 ３，１２，１３…信号線

Claims (1)

【特許請求の範囲】
1. 【請求項１】データアレイの１回の読み出しで得られる
   連続した第１および第２のリードデータをそれぞれ格納
   するための第１および第２のリードレジスタと、 前記第２のリードレジスタのデータを転送して格納する
   ための転送レジスタと、 前記第１および第２のリードレジスタの内容から第１の
   データ要求元へ返送されるデータを選択するための第１
   の選択回路と、 前記第１の選択回路の出力か、あるいは前記転送レジス
   タの内容かを選択して第２のデータ要求元へデータを返
   送するための第２の選択回路と、前記第２のデータ要求
   元からのリード要求には、リード対象データを転送する
   リード要求と、リード対象データを転送後後続するデー
   タを転送させる２回の転送を要求するリード要求との２
   種類が有って、前記２種類のリード要求を受取り、これ
   を解読し、２回の転送を要求するリード要求の場合の２
   回目の転送時に、前記第２の選択回路に対し転送レジス
   タの選択指示を行う転送制御回路とを具備して構成した
   ことを特徴とするキャッシュメモリデータ転送方式。