JPH0560687B2 - - Google Patents

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JPH0560687B2
JPH0560687B2 JP59213293A JP21329384A JPH0560687B2 JP H0560687 B2 JPH0560687 B2 JP H0560687B2 JP 59213293 A JP59213293 A JP 59213293A JP 21329384 A JP21329384 A JP 21329384A JP H0560687 B2 JPH0560687 B2 JP H0560687B2
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JP
Japan
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switch means
lead
gain stage
operational amplifier
gain
Prior art date
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Application number
JP59213293A
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English (en)
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JPS6097710A (ja
Inventor
Guregorian Ruubitsuku
Fuotooi Baaramu
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American Microsystems Holding Corp
Original Assignee
American Microsystems Holding Corp
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Publication date
Application filed by American Microsystems Holding Corp filed Critical American Microsystems Holding Corp
Publication of JPS6097710A publication Critical patent/JPS6097710A/ja
Publication of JPH0560687B2 publication Critical patent/JPH0560687B2/ja
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Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F1/00—Details of amplifiers with only discharge tubes, only semiconductor devices or only unspecified devices as amplifying elements
    • H03F1/30—Modifications of amplifiers to reduce influence of variations of temperature or supply voltage or other physical parameters
    • H03F1/303—Modifications of amplifiers to reduce influence of variations of temperature or supply voltage or other physical parameters using a switching device
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03G—CONTROL OF AMPLIFICATION
    • H03G1/00—Details of arrangements for controlling amplification
    • H03G1/04—Modifications of control circuit to reduce distortion caused by control

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  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Amplifiers (AREA)
  • Filters That Use Time-Delay Elements (AREA)

Description

【発明の詳細な説明】 本発明は利得段に関するものであつて、更に詳
細には、プログラム可能なスイツチ動作コンデン
サ（スイツチトキヤパシタ）演算増幅器利得段に
関するものである。
利得段（ゲインステージ）は従来公知である。
利得段は、入力信号より何倍も大きく増幅された
出力信号を発生させることが可能である。一般的
に、増幅度即ち利得は利得段内の受動要素の比に
依存する。通常、これらの受動要素として抵抗が
使用される。
従来の利得段の通常のタイプの１つは演算増幅
器（オペアンプ）利得段である。第１図に示した
如く、この特定のタイプの利得段１０は、演算増
幅器１１と、出力リード１４と演算増幅器の反転
入力リード１５との間に接続を与えるフイードバ
ツクループ１３内に位置された第１受動要素１２
と、入力端子１７と反転入力リード１５との間に
位置された第２受動要素１６とを有している。こ
のオペアンプ利得段の利得はフイードバツク抵抗
１２の抵抗と抵抗１６の抵抗の比の負の値に等し
く、次式で表わされる。
G10＝−R12／R16 (1) 尚、 G10：利得段１０の利得、 R12：抵抗１２の抵抗値、 R16：抵抗１６の抵抗値。
しかしながら、オフセツト電圧によつてこれら
従来のオペアンプ利得段は、理想的なオペアンプ
利得段から理論的に得られるものよりも小さな範
囲の出力信号を出力する。オフセツト電圧とは、
オペアンプの非反転入力リードを接地接続すると
共に反転入力リードをオペアンプの出力リードへ
接続させた場合に現れる電圧のことである。理論
的には、これらのオフセツト電圧は発生すべきで
はないが、製造過程中における不可避的な部品の
不整合によつて、全てのオペアンプはオフセツト
電圧を発生し、オペアンプに電圧が印加されない
場合であつても然りである。オフセツト電圧の値
はオペアンプの製造前に決定することはできな
い。更に、オフセツト電圧はデバイス毎に異な
り、時間及び温度によつて変化する。
オフセツト電圧は望ましいものではない。それ
はオペアンプによつて与えられる出力信号のダイ
ナミツクレンジを制限する。周知の如く、オペア
ンプは、出力信号が入力信号と比例関係にある活
性領域を有している。この活性領域を超えると、
オペアンプは飽和する。即ち、オペアンプは入力
信号に拘わらず同じ出力信号を発生する。オフセ
ツト電圧は入力信号の１部であるのでそれは実効
的に活性領域を減少させる。その結果、オペアン
プによつて与えられる出力信号のダイナミツクレ
ンジは理想的なオペアンプから得られる理論的な
ものよりも小さくなつている。
例えば、Hosticka et al.の「スイツチトキヤ
パシタ積分器を使用したMOSサンプルデータレ
カーシブフイルタ（MOS Sampled Data
Recursive Filetrs Using Switched Capacitor
Integraters）」、IEEEジヤーナル・オブ・ソリツ
ドステート・サーキツツ、Vol.SC−12，No.６
600−608頁、1977年12月号、の文献に記載される
如く、スイツチ動作コンデンサ（スイツチトキヤ
パシタ）がオペアンプ利得段における受動要素と
して使用されている。
フイードバツクループにおいてスイツチトキヤ
パシタを使用する上での１つの問題は別の形態の
オフセツト電圧を発生させるということである。
MOSスイツチがオン・オフされると、クロツク
フイードスルー電圧がオペアンプの出力に現われ
る。このクロツクによつて誘起されるフイードス
ルー電圧は、不可避的なゲート対ドレイン又はゲ
ート対ソース容量の不整合の結果として発生す
る。最終的に、このフイードスルー電圧はオフセ
ツト電圧となる。
フイードバツクコンデンサの値を増加させるか
又はリセツト用MOSスイツチの寸法を減少させ
ることによつてクロツクで誘起されるフイードス
ルーオフセツト電圧を減少させることが可能であ
る。しかしながら、これら何れの方法も満足のい
くものではない。何れの方法も回路のRC時定数
を増加させる。その結果、オペアンプのセトリン
グ時間が制限される。更に、第１の方法は大きな
シリコン面積を必要とする。電圧利得が48dBで
あり且つフイードバツク容量が10pFであると、
入力容量は2512pfでなければならず、これは実際
の集積回路で使用するのには大き過ぎる。
従来の他のオペアンプ利得段はプログラム可能
な利得を提供する。この様な従来のオペアンププ
ログラマブル利得段は、例えば、米国特許出願第
249775号（発明者Amir）、第292870号（発明者
Haque et al.）、第310160号（発明者Haque）、
第316183号（発明者Haque）、第381807号（発明
者Amir et al.）に開示されてない。これらは何
れも本願出願人であるアメリカンマイクロシステ
ムズ，インコーポレイテツドへ譲渡されている。
第２図は、受動要素としてスイツチトキヤパシ
タを使用したこの様なオペアンププログラマブル
利得段を示している。第２図のプログラマブルオ
ペアンプ利得段５０はＮ個のコンデンサ１７−１
乃至１７−Ｎからなるアレイ１７を有しており、
コンデンサ１７−１乃至１７−Ｎの各々は一対の
スイツチ１７−１ａ，１７−１ｂ乃至１７−Na，
１７−Nbを介してオペアンプ１８の反転入力リ
ード７０と利得段５０の入力端子１１との間にス
イツチ動作によつて接続される。コンデンサアレ
イ１７の実効容量を選択する為に、Ｎ個のコンデ
ンサ１７−１乃至１７−Ｎの選択したものをオペ
アンプ１８の反転入力リード７０と入力端子１１
との間に接続させる。その結果、利得段５０の所
望の利得は以下の如く選択される。
G50＝−C17／C19 (2) 尚、 G50：プログラマブル利得段５０の利得、 C17：コンデンサアレイ１７の実効容量、 C19：フイードバツクコンデンサ１９の容量。
米国特許出願第292870号、発明者Haque et
al.，「モノリシツクプログラマブル利得−積分器
段（Monolithic Programmable Gain−
Integrator Stage）」、は本願出願人のアメリカン
マイクロシステムズ，インコーポレイテツドに譲
渡されているが、これは利得段によつて発生され
るオテセツト電圧の影響を取り除く回路を開示し
ている。このHaqueの回路は、積分器段を有し
ており、それは最初に利得段によつて発生される
オフセツト電圧の正の部分を積分し、次いでオフ
セツト電圧の負の部分を積分する。その結果得ら
れる積分された出力電圧は利得段からのオフセツ
ト電圧の影響を受けることのないものである。こ
のデバイスの問題点としては、オフセツト電圧を
取り除くのに積分器段に依存しているということ
である。
本発明は、以上の点に鑑みなされたものであつ
て、上述した如き従来技術の欠点を解消すること
を目的とする。即ち、本発明は、回路によつて発
生される部品不整合オフセツト電圧存びクロツク
誘起フイードスルーオフセツト電圧を減少させる
ことの可能な独特の回路構成及びクロツク技術を
使用する新規なスイツチトキヤパシタ利得段を提
供することを目的とする。更に、本発明は、入力
コンデンサと所望の全利得を得るのに必要なフイ
ードバツクコンデンサとの間の全容量比を最小と
させることを目的とする。本発明の１実施形態は
２個のAC接続された利得段を有している。第２
段におけるクロツクの位相を遅延させることによ
つてオフセツト電圧の減少を図つている。その結
果、クロツクフイードスルー電圧は段間コンデン
サアレイ内にストアされ、その後オフセツトエラ
ーとして除去される。
これら２つの段は、又、入力コンデンサと所望
の全利得を得るのに必要なフイードバツクコンデ
ンサとの間の全容量比を減少させている。これら
２つの段からの全利得は１段でも得ることが可能
であるが、単段の利得段ではもつと大きな容量を
必要とする。
以下、添付の図面を参考に本発明の具体的実施
の態様に付いて詳細に説明する。第３図は本発明
の１実施例を示したものである。２個の利得段１
００，２００を使用している。両段とも夫々Ｎ個
及びＭ個のコンデンサからなるコンデンサアレイ
１１０，２１０と、オペアンプ１２０，２２０
と、フイードバツクループ内のコンデンサ１３
０，２３０と、クロツク信号φ1，φ2，φ3によつ
て制御される複数個のスイツチとを有している。
クロツク信号φ1，φ2，φ3間のタイミング関係を
第４図に示してある。
段１００と段２００との間の重要な差異の１つ
は、段２００がスイツチ２２７を包含する第２フ
イードバツクループを有しているということであ
る。この第２フイードバツクループは、φ2が高
である場合に、出力リード２４０をオペアンプ２
２０の反転入力リード２１５へ接続させる。後に
詳述する如く、この第２フイードバツクループ２
２７は回路が第２段フイードバツクスイツチ２２
５のオーバーラツプ容量の影響を受けることを減
少させ、それによつてクロツク誘起されるフイー
ドスルーオフセツト電圧を減少させる。
第３図の回路動作は以下の如くである。時間t1
において、利得段１００及び２００の利得が選択
される。第１及び第２バイナリーワードが供給さ
れてコンデンサアレイ１１０及び２１０のMOS
スイツチ１１０−２ａ乃至１１０−Na（従つて、
スイツチ１１０−２ｂ乃至１１０−Nb）及び２
１０−２ａ乃至２１０−Ma（従つて、スイツチ
２１０−２ｂ乃至２１０−Mb）を制御する。従
つて、コンデンサ１１０−１乃至１１０−Ｎ及び
２１０−１ｂ乃至２１０−Ｍの選択したものがノ
ード１０５及び２０５へ接続される。所望によ
り、コンデンサ１１０−１及び２１０−１を選択
的に遮断させる為に付加的なスイツチ手段を使用
することが可能である。その結果、各コンデンサ
アレイ１１０，２１０は実効容量C110，C210を持
ち、各利得段の利得は次式で与えられる。
G100＝−C110／C130，G200＝−C210／C230 (3) 尚、 G100：利得段１００の利得、 C100：コンデンサアレイ１１０の実効容量、 C130：フイードバツクコンデンサ１３０の容
量、 G200：利得段２００の利得、 C210：コンデンサアレイ２１０の実効容量、 C230：フイードバツクコンデンサ２３０の容
量。
好適には、利得段１００の利得は利得段２００
の利得よりも著しく大きい（典型的に36dBのオ
ーダー）。大きな利得とする為には、入力容量
（例えば、C110，C210）とフイードバツク容量
（例えば、C130，C230）の比が大きいことを必要
とする。任意の段の全容量を最小とする為には、
フイードバツク容量を最小とせねばならない。フ
イードバツク容量を減少させると、その段の出力
におけるクロツクフイードスルーオフセツト電圧
を増加させることとなる。第１段のクロツクフイ
ードスルーは第１段に関して第２段のクロツクを
遅延させることによつて相殺されるので、第１段
のフイードバツク容量を第２段のものよりも著し
く小さくすることが可能である。従つて、所要の
利得の大部分を第１段に割当ることが望ましい。
実際上、利得段２００（通常12dB程度の利得を
与える）は、利得段１００によつて与えられる粗
利得を“微調整”する為のものである。
この同じ時期t1の間、フイードバツクコンデン
サC130，C230が初期値化される。φ1とφ2は両方共
高であり、従つてMOSスイツチ１２５，２２５，
２２７，２３７，２０は閉じられる。その結果、
オペアンプ１２０，２２０の出力リード１４０，
２４０は夫々反転入力リード１１５，２１５へ接
続される。この初期値化によつて各オペアンプは
オフセツト電圧Vpff100，Vpff200を発生する。これ
らのオフセツト電圧は各オペアンプの出力リード
と反転入力リードの両方に現われる。従つて、時
間t1終了時にコンデンサアレイ２１０上にストア
される電荷は次式で与えられる。
Q210（t1）＝C210（Vpff100−Vpff200） (4) 尚、 Q210（t1）：時間t1終了時に段２００のコンデン
サアレイ２１０にストアされる電荷、 C210：段２００のコンデンサアレイ２１０の
実効容量、 Vpff100：段１００を初期値化した際にオペア
ンプ１２０によつて発生されるオフセツト電
圧、 Vpff200：段２００を初期値化した際にオペアン
プ２２０によつて発生されるオフセツト電
圧。
時間t2において、φ1は低となるがφ2は高のまま
である。この期間中Δtに、クロツク誘起フイー
ドスルーオフセツト電圧Vpff100,fitがノード１４０
上に現われ、その結果小さな過渡電圧もノード２
１５上に現われる。この過渡電圧は、スイツチ２
２７及びコンデンサアレイ１１０と２１０の実効
容量のRC時定数が遅延時間Δtよりも小さい場合
には、閉じられているスイツチ２２７によつて未
だ初期値化されている際中のオペアンプ２２０に
よつて吸収される。
時間t2の終了時におけるノード２１５の電荷は
次式で与えられる。
Q215（t2）＝C210〔Vpff200−（Vpff100−Vpff100,fi
t）〕＋
C230（Vpff200−０） (5) 尚、 Q215（t2）：t2終了時における段２００のノード
２１５上にストアされる電荷、 C210：段２００のコンデンサアレイ２１０の実
効容量、 Vpff200：段２００が初期値化される際にオペア
ンプ２２０によつて発生されるオフセツト電
圧、 Vpff100：段１００が初期値化される際にオペア
ンプ２１０によつて発生されるオフセツト電
圧、 Vpff100,fit：スイツチを開くことによつて発生さ
れるクロツク誘起フイードスルーオフセツト
電圧。
時間t3において、φ3は高となるがφ1とφ2は低の
ままである。φ3が高となると、本回路は入力電
圧Vioを増幅する。ノード１４０における増幅さ
れた電圧は次式で与えられる。
V140（t3）＝−C110／C130Vio（t3）＋（Vpff100−Vp
ff100,fit） (6) V140（t3）：時間t3におけるノード２０５の電圧、 C110：コンデンサアレイ１１０の実効容量、 C130：コンデンサ１３０の容量、 Vio（t3）：時間t3における入力電圧、 Vpff100：利得段１００が初期値化される際にオ
ペアンプ１２０によつて発生されるオフセツ
ト電圧、 Vpff100,fit：クロツク誘起フイードスルーオフセ
ツト電圧。
この増幅された電圧V140（t3）は次いでコンデ
ンサアレイ２１０へ供給される。その結果、時間
t3のノード２１５における電荷は次式で与えられ
る。
Q215（t3）＝C210〔Vpff200−V140（t3）〕＋C230
〔Vpff200−Vput（t3）〕 (7) キルヒホツフの法則により、ノード２１５にお
ける電荷は時間t2及びt3の間保存される。従つ
て、出力電圧は、式(6)を使用して式(5)及び(7)を等
置することによつて見出される。その結果、Vput
は次式の如くなる。
Vput＝C110／C130 C210／C230Vio＋C01／C230ΔVc(8
) 尚、 Vput：ノード２５０上で得られる出力電圧、 C110：アレイ１１０の実効容量、 C130：コンデンサ１３０の容量、 C210：アレイ２１０の実効容量、 C230：コンデンサ２３０の容量、 Vio：入力電圧、 C01：段２００におけるフイードバツクスイツ
チ２２５及び２２７のオーバーラツプ容量、 ΔVc：ピーク間クロツク振幅。
上式の第２項はスイツチ２２７からのクロツク
誘起フイードスルー電圧を表わしている。C230が
増加されC01が減少するとこのエラーは減少され
る。C230を増加させても回路全体の容量は多少増
加するに過ぎない。何故ならば、段２００の利得
は好適には段１００の利得よりもかなり小さいか
らである。利得段２００において２個のフイード
バツクスイツチ２２５，２２７を使用し、その内
でスイツチ２２５を大きなスイツチとしスイツチ
２２７を小さなスイツチとすることでC01が減少
される。従つて、クロツク誘起フイードスルーオ
フセツト電圧が減少され、本回路によつて与えら
れる出力信号のダイナミツクレンジは理想的なオ
ペアンプ利得段のそれに近づく。
本実施例は本発明の単なる例示に過ぎないもの
であり、本発明に制限を与えるものとして考える
べきではない。当業者等にとつて本発明の他の実
施例も容易に想到可能である。その１例として、
付加的な利得段をカスケード構成とすることも可
能であつて、その場合に第１段の後の各利得段は
その前の段によつて発生されるエラー成分を最小
とさせる為の第２フイードバツク初期値化スイツ
チ手段２２７を有するものとし、且つ前述した如
く複数個の期間を使用する。一方、付加的な利得
段をカスケード構成とし、その内選択したもの、
所望により最後の利得段にオフセツト及びスイツ
チエラーに起因するカラー成分を取り除く為の第
２フイードバツク初期値化スイツチ手段２２７を
設けることも可能である。
以上、本発明の具体的実施の態様に付いて詳細
に説明したが、本発明はこれら具体例にのみ限定
されるべきものではなく、本発明の技術的範囲を
逸脱することなしに種々の変形が可能であること
は勿論である。
【図面の簡単な説明】
第１図は利得を制御する為に抵抗要素を使用し
た従来のオペアンプ利得段の概略図、第２図は利
得を制御する為にスイツチトキヤパシタを使用し
た従来のオペアンプ利得段の概略図、第３図は２
段構成利得回路の利得を制御する為にスイツチト
キヤパシタを使用した本発明１実施例の概略図、
第４図は第３図に示した本発明実施例を制御する
為に使用されるタイミング信号の間の関係を示し
たタイミング線図、である。 符号説明、１００，２００……利得段、１１
０，２１０……コンデンサアレイ、１２０，２２
０……オペアンプ（演算増幅器）、１３０，２３
０……フイードバツクループ、φ1，φ2，φ3……
クロツク信号。

Claims (1)

  1. 【特許請求の範囲】 １ 少なくとも第１利得係数を持つた第１利得段
    と第２利得係数を持つた第２利得段とを有する利
    得増幅器において、前記各利得段が、 増幅されるべき入力信号を受ける入力リード
    と、 反転入力リードと基準電圧に接続されている非
    反転入力リードと出力リードとを具備した演算増
    幅器と、 前記演算増幅器の前記反転入力リードに接続し
    た第１プレートを具備すると共に前記出力リード
    に接続した第２プレートを具備するフイードバツ
    クコンデンサと、 前記演算増幅器の前記入力リードと前記反転入
    力リードとの間に接続されている入力コンデンサ
    手段と、前記演算増幅器の前記反転入力リードと
    前記出力リードとの間に接続されている第１フイ
    ードバツク初期値化スイツチ手段と、 を有しており、且つ前記第２利得段が、更に、 前記演算増幅器の前記反転入力リードと前記出
    力リードとの間に接続されている第２フイードバ
    ツク初期値化スイツチ手段と、 前記フイードバツクコンデンサの第２プレート
    と前記演算増幅器の前記出力リードとの間に接続
    されている第３スイツチ手段と、 前記フイードバツクコンデンサの前記第２プレ
    ートと前記基準電圧との間に接続されている第４
    スイツチ手段と、 を有しており、 前記第２フイードバツク初期値化スイツチ手段
    は前記第１フイードバツク初期値化スイツチ手段
    が閉じている期間中は閉じ、前記第２フイードバ
    ツク初期値化スイツチ手段は前記第１フイードバ
    ツク初期値化スイツチ手段が閉じた後の所定の期
    間は閉じたままであり、前記第２フイードバツク
    初期値化スイツチ手段は前記所定の期間の後に開
    となり、前記第１利得段の前記演算増幅器の前記
    出力リードが前記第２利得段の前記入力リードへ
    接続されていることを特徴とする利得増幅器。 ２ 特許請求の範囲第１項において、前記入力コ
    ンデンサ手段が、 各々が前記演算増幅器の前記反転入力リードに
    共通接続した第１プレートを具備すると共に第２
    プレートを具備した複数個のＮ個のコンデンサ
    と、 各々が前記Ｎ個のコンデンサのＮ−１個の関連
    する１つの前記第２プレートと前記入力リードと
    の間に接続されている第１複数個のＮ−１個のス
    イツチ手段と、 各々が前記Ｎ個のコンデンサのＮ−１個の関連
    する１つの前記第２プレートと前記基準電圧との
    間に接続されている第２複数個のＮ−１個のスイ
    ツチ手段と、 を有することを特徴とする利得増幅段。 ３ 特許請求の範囲第１項にいおて、前記各入力
    コンデンサ手段が、 前記Ｎ番目のコンデンサの前記第２プレートと
    前記入力リードとの間に接続されている付加的な
    スイツチ手段と、 前記Ｎ番目のコンデンサの前記第２プレートと
    前記基準電圧との間に接続されている付加的なス
    イツチ手段と、 を有することを特徴とする利得増幅器。 ４ 少なくとも第１利得段と第２利得段とを有す
    る利得増幅器において、前記各利得段が、 増幅されるべき入力信号を受ける入力リード
    と、 反転入力リードと基準電圧に接続されている非
    反転入力リードと出力リードとを具備した演算増
    幅器と、 前記演算増幅器の前記反転入力リードと前記出
    力リードとの間に接続されているフイードバツク
    コンデンサと、 前記演算増幅器の前記入力リードと前記反転入
    力リードとの間に接続されている入力コンデンサ
    手段と、 前記演算増幅器の前記反転入力リードと前記出
    力リードとの間に接続されている第１フイードバ
    ツク初期値化スイツチ手段と、 を有しており、且つ前記第２利得段が、更に、 前記演算増幅器の前記反転入力リードと前記出
    力リードとの間に接続されている第２フイードバ
    ツク初期値化スイツチ手段と、 前記フイードバツクコンデンサの第２プレート
    と前記演算増幅器の前記出力リードとの間に接続
    されている第３スイツチ手段と、 前記フイードバツクコンデンサの前記第２プレ
    ートと前記基準電圧との間に接続されている第４
    スイツチ手段と、 を有しており、 前記第１利得段の前記演算増幅器の前記出力リ
    ードが前記第２利得段の前記入力リードへ接続さ
    れており、且つ 第１期間の間に、前記基準電圧が前記第１利得
    段の前記入力リードへ印加され、前記第１フイー
    ドバツク初期値化スイツチ手段が閉じられ、前記
    第２フイードバツク初期値化スイツチ手段が閉じ
    られ、前記第３スイツチ手段が開かれ、前記第４
    スイツチ手段が閉じられ、 第２期間の間に、前記基準電圧が前記第１利得
    段の前記入力リードへ印加され、前記第１フイー
    ドバツク初期値化スイツチ手段が開かれ、前記第
    ２フイードバツク初期値化スイツチ手段が閉じら
    れ、前記第２スイツチ手段が開かれ、前記第４ス
    イツチ手段が閉じられ、 第３期間の間に、選択された入力電圧が前記第
    １利得段の前記入力リードへ印加され、前記第１
    及び第２フイードバツク初期値化スイツチ手段が
    開かれ、前記第３スイツチ手段が閉じられ、前記
    第４スイツチ手段が開かれ、 その際に前記演算増幅器の固有のオフセツト電
    圧の出力電圧に与える影響及び前記スイツチ手段
    の動作によつて発生されるエラー電圧を最小とさ
    せることを特徴とする利得増幅器。 ５ 特許請求の範囲第４項において、前記各コン
    デンサ手段の容量は前記第１期間の間選択され、
    前記各利得段の利得は前記入力容量手段の容量と
    前記フイードバツクコンデンサの容量との比の負
    の値に等しいことを特徴とする利得増幅器。 ６ 少なくとも第１及び第２利得段を有する利得
    増幅器を使用して入力信号を増幅する方法におい
    て、前記各利得段が、 増幅されるべき入力信号を受ける入力リード
    と、 反転入力リードと基準電圧に接続されている非
    反転入力リードと出力リードとを具備した演算増
    幅器と、 前記演算増幅器の前記反転入力リードに接続し
    た第１プレートと前記出力リードに接続した第２
    プレートとを具備するフイードバツクコンデンサ
    と、 前記演算増幅器の前記入力リードと前記反転入
    力リードとの間に接続されている入力コンデンサ
    手段と、 前記演算増幅器の前記反転入力リードと前記出
    力リードとの間に接続されている第１フイードバ
    ツク初期値化スイツチ手段と、 を有しており、且つ、前記第２利得段が、更に、 前記演算増幅器の前記反転入力リードと前記出
    力リードとの間に接続されている第２フイードバ
    ツク初期値化スイツチ手段と、 前記フイードバツクコンデンサの前記第２プレ
    ートと前記演算増幅器の前記出力リードとの間に
    接続されている第３スイツチ手段と、 前記フイードバツクコンデンサの前記第２プレ
    ートと前記基準電圧との間に接続されている第４
    スイツチ手段と、 を有しており、前記第１利得段の前記演算増幅器
    の前記出力リードが前記第２利得段の前記入力リ
    ードへ接続されており、 前記方法が、 第１期間中に、前記基準電圧を前記第１利得段
    の前記入力リードへ印加させ、前記第１フイード
    バツク初期値化スイツチ手段を閉じ、前記第２フ
    イードバツク初期値化スイツチ手段を閉じ、前記
    第３スイツチ手段を開き、且つ前記第４スイツチ
    手段を閉じ、 第２期間中に、前記基準電圧を前記第１利得段
    の前記入力リードへ印加し、且つ前記第１フイー
    ドバツク初期値化スイツチ手段を開き、 第３期間中に、選択した入力電圧を前記第１利
    得段の前記入力リードへ印加し、前記第２フイー
    ドバツク初期値化スイツチ手段を開き、前記第３
    スイツチ手段を閉じ、且つ前記第４スイツチ手段
    を開き、 その際に前記演算増幅器の固有のオフセツト電
    圧の出力電圧に与える影響及び前記スイツチ手段
    の動作によつて発生されるエラー電圧を最小とす
    ることを特徴とする方法。 ７ 特許請求の範囲第６項において、前記入力コ
    ンデンサ手段が複数個のＮ個のコンデンサを有し
    ており、その各々が前記演算増幅器の前記反転入
    力リードへ共通接続されている第１プレートを具
    備すると共に前記入力リードへ選択的に接続され
    る第２プレートを具備することを特徴とする方
    法。 ８ 特許請求の範囲第７項において、前記第１及
    び第２複数個のスイツチ手段が前記第１期間中に
    動作されて前記入力コンデンサ手段の実効容量を
    確立し、前記各利得段の利得は前記入力コンデン
    サ手段の容量と前記フイードバツクコンデンサの
    容量の比の負の値に等しいことを特徴とする方
    法。 ９ 少なくとも第１利得係数を持つた第１利得段
    と第２利得係数を持つた第２利得段とを有する利
    得増幅器において、前記各利得段が、 増幅されるべき入力信号を受ける入力リード
    と、 反転入力リードと基準電圧に接続されている非
    反転入力リードと出力リードとを具備した演算増
    幅器と、 前記演算増幅器の前記反転入力リードに接続し
    た第１プレートを具備すると共に前記出力リード
    に接続した第２プレートを具備するフイードバツ
    クコンデンサと、 前記演算増幅器の前記入力リードと前記反転入
    力リードとの間に接続されている入力コンデンサ
    手段と、 前記演算増幅器の前記反転入力リードと前記出
    力リードとの間に接続されているフイードバツク
    初期値化スイツチ手段と、 を有しており、且つ、前記第２利得段において、 前記フイードバツク初期値化手段は、前記第１
    利得段のフイードバツク初期値化スイツチ手段が
    閉じる期間中は閉じ、前記第２利得段の前記フイ
    ードバツク初期値化スイツチ手段は、前記第１利
    得段のフイードバツク初期値化スイツチ手段が閉
    じた後の所定の期間の間は閉じたままであり、前
    記第２利得段の前記フイードバツク初期値化スイ
    ツチ手段は、前記所定の期間の後に開となり、 且つ、前記第２利得段は、更に、 前記フイードバツクコンデンサの前記第２プレ
    ートと前記演算増幅器の前記出力リードとの間に
    接続されている第２スイツチ手段と、 前記フイードバツクコンデンサの前記第２プレ
    ートと前記基準電圧との間に接続されている第３
    スイツチ手段と、 を有しており、前記第１利得段の前記演算増幅器
    の前記出力リードが前記第２利得段の前記入力リ
    ードへ接続されていることを特徴とする利得増幅
    器。 １０ 少なくとも第１及び第２利得段を有する利
    得増幅器を使用して入力信号を増幅する方法にお
    いて、前記各利得段が、 増幅されるべき入力信号を受ける入力リード
    と、 反転入力リードと基準電圧に接続されている非
    反転入力リードと出力リードとを具備した演算増
    幅器と、 前記演算増幅器の前記反転入力リードに接続し
    た第１プレートと前記出力リードに接続した第２
    プレートとを具備するフイードバツクコンデンサ
    と、 前記演算増幅器の前記入力リードと前記反転入
    力リードとの間に接続されている入力コンデンサ
    手段と、 前記演算増幅器の前記反転入力リードと前記出
    力リードとの間に接続されているフイードバツク
    初期値化スイツチ手段と、 を有しており、且つ、前記第２利得段が、更に、 前記フイードバツクコンデンサの前記第２プレ
    ートと前記演算増幅器の前記出力リードとの間に
    接続されている第２スイツチ手段と、 前記フイードバツクコンデンサの前記第２プレ
    ートと前記基準電圧との間に接続されている第３
    スイツチ手段と、 を有しており、前記第１利得段の前記演算増幅器
    の前記出力リードは前記第２利得段の前記入力リ
    ードへ接続されており、本方法が、 第１期間の間に、前記基準電圧を前記第１利得
    段の前記入力リードへ印加し、前記第１及び第２
    利得段の前記フイードバツク初期値化スイツチ手
    段を閉じ、前記第２スイツチ手段を開き、且つ前
    記第３スイツチ手段を閉じ、 第２期間の間に、前記基準電圧を前記第１利得
    段の前記入力リードへ印加し、且つ前記第２利得
    段ではなく前記第１利得段の前記フイードバツク
    初期値化スイツチ手段を開き、且つ 第３期間の間に、選択した入力電圧を前記第１
    利得段の前記入力リードへ印加し、前記第２利得
    段の前記フイードバツク初期値化スイツチ手段を
    開き、前記第２スイツチ手段と閉じ、且つ前記第
    ３スイツチ手段を開き、 その際に、前記演算増幅器の本来的なオフセツ
    ト電圧による出力電圧に与える影響及び前記スイ
    ツチ手段の動作により発生されるエラー電圧が最
    小とされることを特徴とする方法。
JP59213293A 1983-10-14 1984-10-13 利得増幅器 Granted JPS6097710A (ja)

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