JPH0560837A - Ｌｃｄドライバｌｓｉ用テスタ - Google Patents
Ｌｃｄドライバｌｓｉ用テスタInfo
- Publication number
- JPH0560837A JPH0560837A JP3219681A JP21968191A JPH0560837A JP H0560837 A JPH0560837 A JP H0560837A JP 3219681 A JP3219681 A JP 3219681A JP 21968191 A JP21968191 A JP 21968191A JP H0560837 A JPH0560837 A JP H0560837A
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Abstract
(57)【要約】
【構成】 入力信号用データ格納メモリ１から出力され
たデータが、出力信号期待値発生回路７と被機能テスト
デバイス４に入力される。そして、出力信号期待値発生
回路７からの出力と被機能テストデバイス４からの出力
とを比較回路６により比較し、機能テストの結果として
出力される。 【効果】 簡単な回路構成により出力信号期待値が作れ
るため、テスタのハードウェアとして大容量のパターン
メモリを設ける必要がなく、テスタの小規模化及びコス
トダウンが可能となる。
たデータが、出力信号期待値発生回路７と被機能テスト
デバイス４に入力される。そして、出力信号期待値発生
回路７からの出力と被機能テストデバイス４からの出力
とを比較回路６により比較し、機能テストの結果として
出力される。 【効果】 簡単な回路構成により出力信号期待値が作れ
るため、テスタのハードウェアとして大容量のパターン
メモリを設ける必要がなく、テスタの小規模化及びコス
トダウンが可能となる。
Description
【０００１】
【産業上の利用分野】本発明は、多数の出力端子を有す
るＬＣＤドライバのテストに用いられるＬＳＩ用テスタ
に関するものである。
るＬＣＤドライバのテストに用いられるＬＳＩ用テスタ
に関するものである。
【０００２】
【従来の技術】図６は、従来のテスタの構成図を示す。
図６において、１はＤＵＴ（被機能テストデバイス）へ
の入力信号用データを格納する、テスタのチャンネル数
×ベクトル数の容量を持つパターン・メモリ，２は入力
信号用データを任意のタイミングで整形する波形整形回
路，３は波形整形された信号を任意の電圧レベルに増幅
するドライバ，４はＤＵＴ，５はＤＵＴ４からの出力信
号を任意の電圧レベル（比較電圧）と比較するコンパレ
ータ，６は出力信号期待値データとコンパレータ５の出
力とを比較し、機能テストの結果を出力する比較回路、
１０は上記出力信号期待値データを格納するメモリを示
す。
図６において、１はＤＵＴ（被機能テストデバイス）へ
の入力信号用データを格納する、テスタのチャンネル数
×ベクトル数の容量を持つパターン・メモリ，２は入力
信号用データを任意のタイミングで整形する波形整形回
路，３は波形整形された信号を任意の電圧レベルに増幅
するドライバ，４はＤＵＴ，５はＤＵＴ４からの出力信
号を任意の電圧レベル（比較電圧）と比較するコンパレ
ータ，６は出力信号期待値データとコンパレータ５の出
力とを比較し、機能テストの結果を出力する比較回路、
１０は上記出力信号期待値データを格納するメモリを示
す。
【０００３】メモリ１から出力されたＤＵＴ４への入力
信号用データは、波形整形回路２により所望の波形に整
形された後、ドライバ３により所望の電圧レベルまで増
幅され、ＤＵＴ４へ入力される。
信号用データは、波形整形回路２により所望の波形に整
形された後、ドライバ３により所望の電圧レベルまで増
幅され、ＤＵＴ４へ入力される。
【０００４】次に、ＤＵＴとして、例えばセグメント・
ドライバＬＳＩ及びコモン・ドライバＬＳＩのデータ取
り込み機能を説明する。セグメント・ドライバＬＳＩの
場合、該ＬＳＩの複数ビットのデータ入力端子に与える
データを前記ＬＳＩに与える数ビットの制御信号によ
り、４ビット又は８ビットの単位で取り込む。また、コ
モン・ドライバＬＳＩの場合、該ＬＳＩの１ビットのデ
ータ入力端子に与えられるデータを数ビットの制御信号
により左右方向にシフトする内部レジスタに取り込む。
前記２つのドライバ共、出力端子数分のデータを取り込
み終るとデータをレベル・シフトし、出力する。
ドライバＬＳＩ及びコモン・ドライバＬＳＩのデータ取
り込み機能を説明する。セグメント・ドライバＬＳＩの
場合、該ＬＳＩの複数ビットのデータ入力端子に与える
データを前記ＬＳＩに与える数ビットの制御信号によ
り、４ビット又は８ビットの単位で取り込む。また、コ
モン・ドライバＬＳＩの場合、該ＬＳＩの１ビットのデ
ータ入力端子に与えられるデータを数ビットの制御信号
により左右方向にシフトする内部レジスタに取り込む。
前記２つのドライバ共、出力端子数分のデータを取り込
み終るとデータをレベル・シフトし、出力する。
【０００５】その後、コンパレータ５を通じて、出力信
号期待値データとコンパレータ５の出力とを比較する比
較回路６において比較し、機能テストの結果を出力す
る。従来、ＤＵＴ４のテスタには、１からベクトル当り
少なくともＤＵＴ４の出力端子数（約８０〜２００）に
相当するビット数のパターン・データが必要であり、前
記テスタのハードウェアには大容量（ビット数×ベクト
ル数）のパターン・メモリが必要となる。
号期待値データとコンパレータ５の出力とを比較する比
較回路６において比較し、機能テストの結果を出力す
る。従来、ＤＵＴ４のテスタには、１からベクトル当り
少なくともＤＵＴ４の出力端子数（約８０〜２００）に
相当するビット数のパターン・データが必要であり、前
記テスタのハードウェアには大容量（ビット数×ベクト
ル数）のパターン・メモリが必要となる。
【０００６】
【発明が解決しようとする課題】上記の様に、ＬＣＤド
ライバＬＳＩの様な多数の出力端子を有するＤＵＴをテ
ストする場合には、機能テスト用の多数ビットの期待値
を格納する為のパターン・メモリが必要である。また、
最近のパターン・ベクトルの長大化により大容量のパタ
ーン・メモリが必要となり、テスタのハードウェアも大
きくなる。また、ＬＣＤドライバＬＳＩでは、入力デー
タをレベル・シフトして出力するだけであるので、機能
テスト実行中にＤＵＴがデータを取り込むのと同様の動
作をする回路があれば、全ベクトル分の出力信号期待値
データを格納するパターン・メモリを持つ必要はない。
ライバＬＳＩの様な多数の出力端子を有するＤＵＴをテ
ストする場合には、機能テスト用の多数ビットの期待値
を格納する為のパターン・メモリが必要である。また、
最近のパターン・ベクトルの長大化により大容量のパタ
ーン・メモリが必要となり、テスタのハードウェアも大
きくなる。また、ＬＣＤドライバＬＳＩでは、入力デー
タをレベル・シフトして出力するだけであるので、機能
テスト実行中にＤＵＴがデータを取り込むのと同様の動
作をする回路があれば、全ベクトル分の出力信号期待値
データを格納するパターン・メモリを持つ必要はない。
【０００７】本発明は、出力信号期待値データを格納す
るメモリを必要としないテスタの提供を目的とする。
るメモリを必要としないテスタの提供を目的とする。
【０００８】
【課題を解決するための手段】本発明のＬＣＤドライバ
ＬＳＩ用テスタは、機能テストの被テストデバイスに入
力する信号を格納するメモリと、前記被テストデバイス
からの出力電圧と出力期待電圧とを比較する比較回路と
を有し、前記メモリから任意のビット数を単位としてデ
ータを入力し、シフトする方向を制御する、テスタのチ
ャンネル数に相当するビット数の並列入力可能なシフト
レジスタと、前記メモリからのデータの前記シフトレジ
スタにおける入力部を決めるセレクタとから構成される
出力信号期待値発生回路を有することを特徴とする。
ＬＳＩ用テスタは、機能テストの被テストデバイスに入
力する信号を格納するメモリと、前記被テストデバイス
からの出力電圧と出力期待電圧とを比較する比較回路と
を有し、前記メモリから任意のビット数を単位としてデ
ータを入力し、シフトする方向を制御する、テスタのチ
ャンネル数に相当するビット数の並列入力可能なシフト
レジスタと、前記メモリからのデータの前記シフトレジ
スタにおける入力部を決めるセレクタとから構成される
出力信号期待値発生回路を有することを特徴とする。
【０００９】
【作用】上記本発明を用いることにより、上記メモリか
らの入力信号用データを用いて、ＤＵＴからの出力信号
の期待値を作ることができる。
らの入力信号用データを用いて、ＤＵＴからの出力信号
の期待値を作ることができる。
【００１０】
【実施例】以下、実施例に基づいて、本発明について詳
細に説明する。
細に説明する。
【００１１】図１は本発明の一実施例の構成図、図２は
図１における出力信号期待値発生回路の構成図、図３は
コモン・ドライバＬＳＩの場合のタイムチャート，図４
はセグメント・ドライバＬＳＩの場合の４ビットデータ
入力のタイムチャート，図５は同８ビットデータ入力の
タイムチャートを示す。１は入力信号用データ格納メモ
リ、２は波形整形回路、３はドライバ、４はＤＵＴ、５
はコンパレータ、６は比較回路、７は出力信号期待値発
生回路、８はシフトレジスタ・セレクト回路、９は並列
入力可能なシフトレジスタを示す。出力信号期待値発生
回路７は、シフトレジスタ・セレクト回路８と並列入力
可能なラッチ付シフトレジスタ９とから構成されてい
る。
図１における出力信号期待値発生回路の構成図、図３は
コモン・ドライバＬＳＩの場合のタイムチャート，図４
はセグメント・ドライバＬＳＩの場合の４ビットデータ
入力のタイムチャート，図５は同８ビットデータ入力の
タイムチャートを示す。１は入力信号用データ格納メモ
リ、２は波形整形回路、３はドライバ、４はＤＵＴ、５
はコンパレータ、６は比較回路、７は出力信号期待値発
生回路、８はシフトレジスタ・セレクト回路、９は並列
入力可能なシフトレジスタを示す。出力信号期待値発生
回路７は、シフトレジスタ・セレクト回路８と並列入力
可能なラッチ付シフトレジスタ９とから構成されてい
る。
【００１２】次に、コモンド・ドライバＬＳＩの場合の
本発明のテスタの動作について説明する。まず、入力信
号用データ格納メモリ１よりデータが出力されると、波
形整形回路２と出力信号期待値発生回路７とにデータが
入力され、波形整形回路２からドライバ３を通してＤＵ
Ｔ４にデータが入力され、レベルシフトされた後、コン
パレータ５を通して、比較回路６へデータが出力され
る。出力信号期待値発生回路７に入力されたデータは、
図２及び図３に示す様に、シフトレジスタ・セレクト回
路８と並列入力可能なシフトレジスタ９に入力される。
該シフトレジスタ９はパラレル入力かシリアル入力かを
決めるＳＨＩＦＴ ＥＮがハイ状態となり、また，シフ
ト方向を決めるＳＨＩＦＴがロー状態となりシリアル入
力・右方向へのシフトを行うシフトレジスタとして動作
する。そして、入力データはｃｌｏｃｋの立ち上がり時
にシフトする。該シフトした後データは比較回路６へ出
力され、比較回路は、ＤＵＴ４からの出力データと比較
し、機能テスト結果を出力する。
本発明のテスタの動作について説明する。まず、入力信
号用データ格納メモリ１よりデータが出力されると、波
形整形回路２と出力信号期待値発生回路７とにデータが
入力され、波形整形回路２からドライバ３を通してＤＵ
Ｔ４にデータが入力され、レベルシフトされた後、コン
パレータ５を通して、比較回路６へデータが出力され
る。出力信号期待値発生回路７に入力されたデータは、
図２及び図３に示す様に、シフトレジスタ・セレクト回
路８と並列入力可能なシフトレジスタ９に入力される。
該シフトレジスタ９はパラレル入力かシリアル入力かを
決めるＳＨＩＦＴ ＥＮがハイ状態となり、また，シフ
ト方向を決めるＳＨＩＦＴがロー状態となりシリアル入
力・右方向へのシフトを行うシフトレジスタとして動作
する。そして、入力データはｃｌｏｃｋの立ち上がり時
にシフトする。該シフトした後データは比較回路６へ出
力され、比較回路は、ＤＵＴ４からの出力データと比較
し、機能テスト結果を出力する。
【００１３】次に、セグメント・ドライバＬＳＩにおけ
る４ビット及び８ビット入力の場合の本発明のテスタ動
作について説明する。上記コモン・ドライバＬＳＩの場
合と同様の動作によって４ビット又は８ビットのデータ
をＤＵＴ４及び出力信号期待値発生回路７に入力され、
ＤＵＴ４からレベルシフトしたデータが比較回路６へ出
力される。出力信号期待値発生回路７に入力されたデー
タは、図２並びに図４及び図５に示される様に、シフト
レジスタ・セレクト回路８と並列入力可能なシフトレジ
スタ９とに入力される。ＳＨＩＦＴ ＥＮがロー状態と
なりパラレル入力のシフトレジスタとなり、ＭＯＤＥを
ロー状態にすることでシフトレジスタ・セレクト回路８
は、４ビット単位（ｄ1〜ｄ4）でデータ入力セレクト信
号（Ｓ1〜Ｓn）が発生し、ｃｌｏｃｋの立ち上がり時に
データをラッチする。尚、シフトレジスタ９へのデータ
入力は、ｄ1〜ｄ4が有効となる。８ビット単位のデータ
入力の場合は、ＭＯＤＥがハイ状態となりデータ入力が
ｄ1〜ｄ8となる点で４ビット単位のデータ入力の場合と
異なる。その後、出力信号期待値発生回路７からの出力
とＤＵＴ４からの出力を比較回路６が比較し、機能テス
トの結果として出力する。
る４ビット及び８ビット入力の場合の本発明のテスタ動
作について説明する。上記コモン・ドライバＬＳＩの場
合と同様の動作によって４ビット又は８ビットのデータ
をＤＵＴ４及び出力信号期待値発生回路７に入力され、
ＤＵＴ４からレベルシフトしたデータが比較回路６へ出
力される。出力信号期待値発生回路７に入力されたデー
タは、図２並びに図４及び図５に示される様に、シフト
レジスタ・セレクト回路８と並列入力可能なシフトレジ
スタ９とに入力される。ＳＨＩＦＴ ＥＮがロー状態と
なりパラレル入力のシフトレジスタとなり、ＭＯＤＥを
ロー状態にすることでシフトレジスタ・セレクト回路８
は、４ビット単位（ｄ1〜ｄ4）でデータ入力セレクト信
号（Ｓ1〜Ｓn）が発生し、ｃｌｏｃｋの立ち上がり時に
データをラッチする。尚、シフトレジスタ９へのデータ
入力は、ｄ1〜ｄ4が有効となる。８ビット単位のデータ
入力の場合は、ＭＯＤＥがハイ状態となりデータ入力が
ｄ1〜ｄ8となる点で４ビット単位のデータ入力の場合と
異なる。その後、出力信号期待値発生回路７からの出力
とＤＵＴ４からの出力を比較回路６が比較し、機能テス
トの結果として出力する。
【００１４】
【発明の効果】以上、詳細に説明した様に、本発明を用
いることにより、簡単な回路構成により出力信号期待値
が作れるため、テスタのハードウェアとして大容量のパ
ターン・メモリを設ける必要がなく、テスタの小規模化
及びコストダウンが可能となる。
いることにより、簡単な回路構成により出力信号期待値
が作れるため、テスタのハードウェアとして大容量のパ
ターン・メモリを設ける必要がなく、テスタの小規模化
及びコストダウンが可能となる。
【図１】本発明の一実施例の構成図である。
【図２】図１における出力信号期待値発生回路の構成図
である。
である。
【図３】コモン・ドライバＬＳＩの場合の本発明のテス
タのタイムチャートを示す図である。
タのタイムチャートを示す図である。
【図４】セグメント・ドライバＬＳＩの４ビットデータ
入力の場合の本発明のテスタのタイムチャートを示す図
である。
入力の場合の本発明のテスタのタイムチャートを示す図
である。
【図５】同ＬＳＩの８ビットデータの入力の場合の本発
明のテスタのタイムチャートを示す図である。
明のテスタのタイムチャートを示す図である。
【図６】従来のＬＣＤドライバＬＳＩ用テスタの構成図
である。
である。
１ 入力信号用データ格納メモリ ２ 波形整形回路 ３ ドライバ ４ 被機能テストデバイス ５ コンパレータ ６ 比較回路 ７ 出力信号期待値発生回路 ８ シフトレジスタ・セレクト回路 ９ 並列入力可能なシフトレジスタ １０ 出力信号期待値用データ格納メモリ
Claims (1)
- 【請求項１】 機能テストの被テストデバイスに入力す
る信号を格納するメモリと、前記被テストデバイスから
の出力電圧と出力期待電圧とを比較する比較回路とを有
するＬＣＤドライバＬＳＩ用テスタにおいて、 前記メモリから任意のビット数を単位としてデータを入
力し、シフトする方向を制御する、テスタのチャンネル
数に相当するビット数の並列入力可能なシフトレジスタ
と、前記メモリからのデータの、前記シフトレジスタに
おける入力部を決めるセレクタとから構成される出力信
号期待値発生回路を有することを特徴とするＬＣＤドラ
イバＬＳＩ用テスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3219681A JPH0560837A (ja) | 1991-08-30 | 1991-08-30 | Ｌｃｄドライバｌｓｉ用テスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3219681A JPH0560837A (ja) | 1991-08-30 | 1991-08-30 | Ｌｃｄドライバｌｓｉ用テスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0560837A true JPH0560837A (ja) | 1993-03-12 |
Family
ID=16739309
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3219681A Pending JPH0560837A (ja) | 1991-08-30 | 1991-08-30 | Ｌｃｄドライバｌｓｉ用テスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0560837A (ja) |
-
1991
- 1991-08-30 JP JP3219681A patent/JPH0560837A/ja active Pending
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