JPH1026655A - Ｌｓｉの試験装置 - Google Patents
Ｌｓｉの試験装置Info
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- JPH1026655A JPH1026655A JP8182569A JP18256996A JPH1026655A JP H1026655 A JPH1026655 A JP H1026655A JP 8182569 A JP8182569 A JP 8182569A JP 18256996 A JP18256996 A JP 18256996A JP H1026655 A JPH1026655 A JP H1026655A
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- 238000012360 testing method Methods 0.000 title claims abstract description 136
- 241001125929 Trisopterus luscus Species 0.000 abstract description 2
- 238000010586 diagram Methods 0.000 description 14
- 230000006870 function Effects 0.000 description 12
- 239000000872 buffer Substances 0.000 description 3
- 238000011990 functional testing Methods 0.000 description 2
- 238000005259 measurement Methods 0.000 description 2
- 230000007547 defect Effects 0.000 description 1
- 230000004044 response Effects 0.000 description 1
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Abstract
(57)【要約】
【課題】 少ないテストピン数で多ピンＬＳＩのテスト
を可能とした安価なＬＳＩの試験装置を提供する。 【解決手段】 各テストパターン毎に期待値が得られる
べき出力ピン（ｐｏｕｔ）１，２，３，４が競合しない
ように複数のテストパターンが設定され、各テストパタ
ーンにより期待出力が得られる出力ピン１，２，３，４
が出力切替え部２５で切換られて、一つのテストピンに
取込まれる。このため、テスタ全体のピン数が少なくて
も、多ピンＬＳＩのテストが可能となる。
を可能とした安価なＬＳＩの試験装置を提供する。 【解決手段】 各テストパターン毎に期待値が得られる
べき出力ピン（ｐｏｕｔ）１，２，３，４が競合しない
ように複数のテストパターンが設定され、各テストパタ
ーンにより期待出力が得られる出力ピン１，２，３，４
が出力切替え部２５で切換られて、一つのテストピンに
取込まれる。このため、テスタ全体のピン数が少なくて
も、多ピンＬＳＩのテストが可能となる。
Description
【０００１】
【発明の属する技術分野】この発明は、ＬＳＩの複数の
入力ピンにテスト用入力データを入力すると共に出力ピ
ンから出力される出力データをその期待値と比較して機
能テストを行うＬＳＩの試験装置に関し、特にピン数が
多いＬＳＩの機能テストに最適なＬＳＩの試験装置に関
する。
入力ピンにテスト用入力データを入力すると共に出力ピ
ンから出力される出力データをその期待値と比較して機
能テストを行うＬＳＩの試験装置に関し、特にピン数が
多いＬＳＩの機能テストに最適なＬＳＩの試験装置に関
する。
【０００２】
【従来の技術】ＬＳＩの機能テストは、テストすべきＬ
ＳＩにテスト用入力データを入力すると共に、出力デー
タをその期待値と比較して行われている。テストパター
ンは、所定の動作条件に対してＬＳＩの機能が異常なく
動作するか否かを確認するためのものであり、その入力
データの一例を図９に示す。また、出力期待値も同様に
記述される。従来のＬＳＩの試験装置では、図１０に示
すように、ＬＳＩの出力バッファ３１1，３１2，３
１3，３１4，…から出力ピン（ｐｏｕｔ）１，２，３，
４，…を介して出力される出力データをそれぞれ取り込
んで期待値と比較するコンパレータ２２1，２２2，２２
3，２２4，…を含む複数のテストピンが設けられている
ＳＩにテスト用入力データを入力すると共に、出力デー
タをその期待値と比較して行われている。テストパター
ンは、所定の動作条件に対してＬＳＩの機能が異常なく
動作するか否かを確認するためのものであり、その入力
データの一例を図９に示す。また、出力期待値も同様に
記述される。従来のＬＳＩの試験装置では、図１０に示
すように、ＬＳＩの出力バッファ３１1，３１2，３
１3，３１4，…から出力ピン（ｐｏｕｔ）１，２，３，
４，…を介して出力される出力データをそれぞれ取り込
んで期待値と比較するコンパレータ２２1，２２2，２２
3，２２4，…を含む複数のテストピンが設けられている
【０００３】
【発明が解決しようとする課題】従来のテスト装置は、
複数のテストピンがそれぞれ比較手段等を有するため、
１ピン（１チャネル）当たりのコストが高い。従って、
ＬＳＩの多ピン化に対応させてテスタも多ピン化する
と、テスタは極めて高価なものとなる。
複数のテストピンがそれぞれ比較手段等を有するため、
１ピン（１チャネル）当たりのコストが高い。従って、
ＬＳＩの多ピン化に対応させてテスタも多ピン化する
と、テスタは極めて高価なものとなる。
【０００４】この発明は、このような問題点に鑑みなさ
れたもので、少ないテストピン数で多ピンＬＳＩのテス
トを可能とした安価なＬＳＩの試験装置を提供すること
を目的とする。
れたもので、少ないテストピン数で多ピンＬＳＩのテス
トを可能とした安価なＬＳＩの試験装置を提供すること
を目的とする。
【０００５】
【課題を解決するための手段】この発明に係る第１のＬ
ＳＩの試験装置は、ＬＳＩにテスト用入力データを与え
る複数のドライブピンおよび前記ＬＳＩから得られる出
力データを取り込む複数のテストピンを有するＬＳＩの
試験装置であって、それぞれテスト用入力データとこの
入力データに対応する期待値とからなる複数のテストパ
ターンを、各テストパターン毎に期待値が得られるべき
ＬＳＩの出力ピンが異なるように発生させるテストパタ
ーン発生手段と、前記各テストパターン毎に前記ＬＳＩ
の出力ピンを切替えて一つのテストピンに接続する出力
切替え手段とを備えたことを特徴とする。
ＳＩの試験装置は、ＬＳＩにテスト用入力データを与え
る複数のドライブピンおよび前記ＬＳＩから得られる出
力データを取り込む複数のテストピンを有するＬＳＩの
試験装置であって、それぞれテスト用入力データとこの
入力データに対応する期待値とからなる複数のテストパ
ターンを、各テストパターン毎に期待値が得られるべき
ＬＳＩの出力ピンが異なるように発生させるテストパタ
ーン発生手段と、前記各テストパターン毎に前記ＬＳＩ
の出力ピンを切替えて一つのテストピンに接続する出力
切替え手段とを備えたことを特徴とする。
【０００６】この発明に係る第２のＬＳＩの試験装置
は、前記テストパターン発生手段が、前記複数のテスト
パターンを、各テストパターン毎にテスト用入力データ
を与えるべきＬＳＩの入力ピンが異なるように発生させ
るものであり、前記各テストパターン毎にドライブピン
を前記ＬＳＩの複数の入力ピンに切替え接続する入力切
替え手段を更に備えたことを特徴とする。
は、前記テストパターン発生手段が、前記複数のテスト
パターンを、各テストパターン毎にテスト用入力データ
を与えるべきＬＳＩの入力ピンが異なるように発生させ
るものであり、前記各テストパターン毎にドライブピン
を前記ＬＳＩの複数の入力ピンに切替え接続する入力切
替え手段を更に備えたことを特徴とする。
【０００７】この発明に係る第３のＬＳＩの試験装置
は、前記ドライブピンとテストピンが共通のＩ／Ｏピン
により構成され、このＩ／Ｏピンの機能を切替える機能
切替え手段を更に備えたことを特徴とする。
は、前記ドライブピンとテストピンが共通のＩ／Ｏピン
により構成され、このＩ／Ｏピンの機能を切替える機能
切替え手段を更に備えたことを特徴とする。
【０００８】通常、ＬＳＩ全体としては出力ピンが多数
あっても、各々のテストパターンに対してはすべての出
力ピンについて期待値を期待する訳ではない。また、実
際には、不良解析等も考慮してテストパターンを作成す
るので、１つのテストパターンで期待している出力ピン
数は、ＬＳＩ全体の出力ピン数と比較して更に少ない。
この発明に係る第１のＬＳＩの試験装置によれば、この
観点に着目し、テストパターン発生手段で生成される複
数のテストパターンが各テストパターン毎に期待値が得
られるべき出力ピンが競合しないように設定され、各テ
ストパターンにより期待出力が得られる出力ピンが出力
切替え手段で切替えられて、一つのテストピンに取込ま
れる。このため、テスタ全体のピン数が少なくても、多
ピンＬＳＩのテストを行うことができる。
あっても、各々のテストパターンに対してはすべての出
力ピンについて期待値を期待する訳ではない。また、実
際には、不良解析等も考慮してテストパターンを作成す
るので、１つのテストパターンで期待している出力ピン
数は、ＬＳＩ全体の出力ピン数と比較して更に少ない。
この発明に係る第１のＬＳＩの試験装置によれば、この
観点に着目し、テストパターン発生手段で生成される複
数のテストパターンが各テストパターン毎に期待値が得
られるべき出力ピンが競合しないように設定され、各テ
ストパターンにより期待出力が得られる出力ピンが出力
切替え手段で切替えられて、一つのテストピンに取込ま
れる。このため、テスタ全体のピン数が少なくても、多
ピンＬＳＩのテストを行うことができる。
【０００９】また、この発明に係る第２のＬＳＩの試験
装置によれば、テストパターン発生手段で生成される複
数のテストパターンが各テストパターン毎にテスト用入
力データを与えるべき入力ピンが競合しないように設定
され、各テストパターンによりテスト用入力データが与
えられる入力ピンが入力切替え手段で切替えられて、一
つのドライブピンからテスト用入力データが与えられ
る。このため、テスタのドライブピンを少なくすること
ができる。
装置によれば、テストパターン発生手段で生成される複
数のテストパターンが各テストパターン毎にテスト用入
力データを与えるべき入力ピンが競合しないように設定
され、各テストパターンによりテスト用入力データが与
えられる入力ピンが入力切替え手段で切替えられて、一
つのドライブピンからテスト用入力データが与えられ
る。このため、テスタのドライブピンを少なくすること
ができる。
【００１０】更に、この発明に係る第３のＬＳＩの試験
装置によれば、前記各テストパターンによりＩ／Ｏピン
の機能が機能切替え手段で切替えられるため、更にテス
タのピン数を少なくして、多ピンＬＳＩのテストに供す
ることができる。
装置によれば、前記各テストパターンによりＩ／Ｏピン
の機能が機能切替え手段で切替えられるため、更にテス
タのピン数を少なくして、多ピンＬＳＩのテストに供す
ることができる。
【００１１】
【発明の実施の形態】以下、図面を参照して、この発明
の実施の形態について説明する。図１は、この発明の一
実施例に係るＬＳＩテスタの構成を示すブロック図であ
る。
の実施の形態について説明する。図１は、この発明の一
実施例に係るＬＳＩテスタの構成を示すブロック図であ
る。
【００１２】このＬＳＩテスタは、被測定デバイスであ
るＬＳＩ１の特性を測定する計測系と、これを制御する
制御系とから構成され、制御情報の入力，テストプログ
ラムの入出力及びテスト結果の出力を行う入出力装置２
と、システムソフトウェア，テストプログラム等のソフ
トウェア及びテスト結果のデータを記憶する記憶装置３
とを備えている。
るＬＳＩ１の特性を測定する計測系と、これを制御する
制御系とから構成され、制御情報の入力，テストプログ
ラムの入出力及びテスト結果の出力を行う入出力装置２
と、システムソフトウェア，テストプログラム等のソフ
トウェア及びテスト結果のデータを記憶する記憶装置３
とを備えている。
【００１３】このＬＳＩテスタの制御系は、ＣＰＵ１１
からの信号に基づいてパターン発生器１２でテストパタ
ーンを生成し、これをタイミング発生器１３からのタイ
ミング信号に基づいてフォーマッタ１４で波形整形す
る。このパターンは、ピンエレクトロニクス部１５で電
圧レベルが定められて、ＬＳＩ１の入力ピンに印加され
る。このとき、プログラマブル電源１６は、ＣＰＵ１１
からの信号に基づいてＬＳＩ１にバイアス電圧を供給す
る。
からの信号に基づいてパターン発生器１２でテストパタ
ーンを生成し、これをタイミング発生器１３からのタイ
ミング信号に基づいてフォーマッタ１４で波形整形す
る。このパターンは、ピンエレクトロニクス部１５で電
圧レベルが定められて、ＬＳＩ１の入力ピンに印加され
る。このとき、プログラマブル電源１６は、ＣＰＵ１１
からの信号に基づいてＬＳＩ１にバイアス電圧を供給す
る。
【００１４】一方、このＬＳＩテスタの計測系は、ピン
エレクトロニクス部１５でＬＳＩ１からの出力データの
レベル比較を行い、パターン比較器１７でパターン発生
器１２からの期待値と出力データの“１”，“０”パタ
ーンの論理比較を行う。このとき、ＬＳＩ１からの出力
レベルと期待値との比較を行うタイミングは、タイミン
グ発生器１３からのストローブ信号に基づいて指定され
る。同様にして、このような操作を何回か繰り返すこと
により、ＬＳＩ１の良否が判定される。なお、パターン
比較の結果、ＬＳＩ１からの出力データと期待値との間
に不一致があった場合には、その情報がフェイル解析メ
モリ１８へ送られる。
エレクトロニクス部１５でＬＳＩ１からの出力データの
レベル比較を行い、パターン比較器１７でパターン発生
器１２からの期待値と出力データの“１”，“０”パタ
ーンの論理比較を行う。このとき、ＬＳＩ１からの出力
レベルと期待値との比較を行うタイミングは、タイミン
グ発生器１３からのストローブ信号に基づいて指定され
る。同様にして、このような操作を何回か繰り返すこと
により、ＬＳＩ１の良否が判定される。なお、パターン
比較の結果、ＬＳＩ１からの出力データと期待値との間
に不一致があった場合には、その情報がフェイル解析メ
モリ１８へ送られる。
【００１５】ピンエレクトロニクス部１５は、ＬＳＩ１
にテスト用入力データを供給する複数のドライブ２
１1，２１2，…，２１n（ドライブピンに接続される）
と、ＬＳＩ１からの出力データを受ける複数のコンパレ
ータ２２1，２２2，…，２２n（テストピンに接続され
る）とを有する。ドライブ２１におけるレベル設定は、
Ｄ／Ａ変換器１９でＤ／Ａ変換されたＣＰＵ１１からの
信号に基づいて入力レベル設定部２３で行う。また、コ
ンパレータ２２における判定レベルの設定は、Ｄ／Ａ変
換器１９でＤ／Ａ変換されたＣＰＵ１１からの信号に基
づいて出力比較レベル設定部２４で行う。
にテスト用入力データを供給する複数のドライブ２
１1，２１2，…，２１n（ドライブピンに接続される）
と、ＬＳＩ１からの出力データを受ける複数のコンパレ
ータ２２1，２２2，…，２２n（テストピンに接続され
る）とを有する。ドライブ２１におけるレベル設定は、
Ｄ／Ａ変換器１９でＤ／Ａ変換されたＣＰＵ１１からの
信号に基づいて入力レベル設定部２３で行う。また、コ
ンパレータ２２における判定レベルの設定は、Ｄ／Ａ変
換器１９でＤ／Ａ変換されたＣＰＵ１１からの信号に基
づいて出力比較レベル設定部２４で行う。
【００１６】この実施例は、テスタのテストピン数がテ
ストしようとするＬＳＩ１の出力ピン数より少ない場合
でも、テストを可能とするものである。そのために、こ
の実施例では、テストパターン発生器１２からの複数の
テストパターンが、各テストパターン毎に期待値が得ら
れるべきＬＳＩ１の出力ピンが異なるように発生され
る。その具体例は後述する。また、各テストパターン毎
にＬＳＩ１の出力ピンを切替えてテスタの一つのテスト
ピンに接続するために、出力切替え手段が設けられる。
ストしようとするＬＳＩ１の出力ピン数より少ない場合
でも、テストを可能とするものである。そのために、こ
の実施例では、テストパターン発生器１２からの複数の
テストパターンが、各テストパターン毎に期待値が得ら
れるべきＬＳＩ１の出力ピンが異なるように発生され
る。その具体例は後述する。また、各テストパターン毎
にＬＳＩ１の出力ピンを切替えてテスタの一つのテスト
ピンに接続するために、出力切替え手段が設けられる。
【００１７】図２は、テスタの一つのテストピンについ
て、ＬＳＩ１とピンエレクトロニクス部１５との接続部
分の詳細な構成を示す図である。ピンエレクトロニクス
部１５の擬似テストピン（ｐｔｓｔ）１，２，３，４，
…は、ＬＳＩ１の出力バッファ３１1，３１2，３１3，
３１4，…から出力ピン１，２，３，４，…を介して出
力される出力データを取込み、コンパレータ２２に供給
する。このとき、テスタ本体の付加部分である出力切替
え部２５は、擬似テストピン１，２，３，４，…を介し
て入力される信号をＣＰＵ１１からの信号等に基づいて
それぞれ切換え、内部テストピン２６に供給する。
て、ＬＳＩ１とピンエレクトロニクス部１５との接続部
分の詳細な構成を示す図である。ピンエレクトロニクス
部１５の擬似テストピン（ｐｔｓｔ）１，２，３，４，
…は、ＬＳＩ１の出力バッファ３１1，３１2，３１3，
３１4，…から出力ピン１，２，３，４，…を介して出
力される出力データを取込み、コンパレータ２２に供給
する。このとき、テスタ本体の付加部分である出力切替
え部２５は、擬似テストピン１，２，３，４，…を介し
て入力される信号をＣＰＵ１１からの信号等に基づいて
それぞれ切換え、内部テストピン２６に供給する。
【００１８】図３は、出力切替え部２５の構成の一例を
示す図である。ＣＰＵ１１からの信号には、例えばプロ
グラム上の各テストパターンに付加された制御情報を用
いることができる。このとき、シフトレジスタ４１は、
パワーＯＮ時にリセット（“００００”）がかかり、制
御情報が入力されると、その値を“０００１”とし、そ
の後タイミング発生器１３からのタイミング信号ＴＭに
基づいて各テストパターン毎にその値を順次シフトす
る。これにより、スイッチ４２は、シフトレジスタ４１
からの出力に基づいてＯＮ／ＯＦＦ切替えされる。
示す図である。ＣＰＵ１１からの信号には、例えばプロ
グラム上の各テストパターンに付加された制御情報を用
いることができる。このとき、シフトレジスタ４１は、
パワーＯＮ時にリセット（“００００”）がかかり、制
御情報が入力されると、その値を“０００１”とし、そ
の後タイミング発生器１３からのタイミング信号ＴＭに
基づいて各テストパターン毎にその値を順次シフトす
る。これにより、スイッチ４２は、シフトレジスタ４１
からの出力に基づいてＯＮ／ＯＦＦ切替えされる。
【００１９】内部回路３２が、図４のように、互いに独
立した複数の回路ブロックＡ，Ｂ，Ｃから構成されてい
る場合、この実施例では、どの回路ブロックに不良があ
るかを特定するため、又はテストパターンの作成を容易
にするため、回路ブロック毎のテストパターンを作成し
てテストを行う。
立した複数の回路ブロックＡ，Ｂ，Ｃから構成されてい
る場合、この実施例では、どの回路ブロックに不良があ
るかを特定するため、又はテストパターンの作成を容易
にするため、回路ブロック毎のテストパターンを作成し
てテストを行う。
【００２０】また、内部回路３２が互いに独立していな
い複数の回路ブロックから構成されている場合でも、回
路ブロック毎のテストパターンを作成してテストを行う
ことができる。即ち、内部回路３２が、図５に示すよう
に、ＲＯＭ（Read Only Memory）５１とロジック部５２
とから構成される場合、実際の使用時に外部からＲＯＭ
５１に直接アクセスすることがなくても、大容量メモリ
のテストは大変であるため、ＲＯＭ５１にアクセスする
ための端子を設け、ＲＯＭ５１とロジック部５２とを別
々のテストパターンで出力ピンを競合せずにテストを行
うことができる。このように、内部回路３２が互いに独
立していない複数の回路ブロックから構成されている場
合でも、同様に出力ピンを競合させない複数のテストパ
ターンを用いることができる。
い複数の回路ブロックから構成されている場合でも、回
路ブロック毎のテストパターンを作成してテストを行う
ことができる。即ち、内部回路３２が、図５に示すよう
に、ＲＯＭ（Read Only Memory）５１とロジック部５２
とから構成される場合、実際の使用時に外部からＲＯＭ
５１に直接アクセスすることがなくても、大容量メモリ
のテストは大変であるため、ＲＯＭ５１にアクセスする
ための端子を設け、ＲＯＭ５１とロジック部５２とを別
々のテストパターンで出力ピンを競合せずにテストを行
うことができる。このように、内部回路３２が互いに独
立していない複数の回路ブロックから構成されている場
合でも、同様に出力ピンを競合させない複数のテストパ
ターンを用いることができる。
【００２１】図６は、図３の回路ブロックＡ，Ｂの具体
例と、これらの回路ブロックＡ，Ｂに対するテストパタ
ーンの一例を示す図である。テストパターンＡは、回路
ブロックＡのテスト用であり、このとき、回路ブロック
Ｂの入力ピン（ｐｉｎ）４，５，６，７及び出力ピン２
は使われない。テストパターンＡによるテストが行われ
る場合には、出力切替え部２５により、回路ブロックＡ
の出力が得られる出力ピンが内部テスト端子２６に切替
接続される。一方、テストパターンＢは、回路ブロック
Ｂのテスト用であり、このとき、回路ブロックＡの入力
ピン１，２，３及び出力ピン１は使われない。テストパ
ターンＢによるテストが行われる場合には、出力切替え
部２５により、回路ブロックＢの出力が得られる出力ピ
ンが内部テスト端子２６に切替接続される。
例と、これらの回路ブロックＡ，Ｂに対するテストパタ
ーンの一例を示す図である。テストパターンＡは、回路
ブロックＡのテスト用であり、このとき、回路ブロック
Ｂの入力ピン（ｐｉｎ）４，５，６，７及び出力ピン２
は使われない。テストパターンＡによるテストが行われ
る場合には、出力切替え部２５により、回路ブロックＡ
の出力が得られる出力ピンが内部テスト端子２６に切替
接続される。一方、テストパターンＢは、回路ブロック
Ｂのテスト用であり、このとき、回路ブロックＡの入力
ピン１，２，３及び出力ピン１は使われない。テストパ
ターンＢによるテストが行われる場合には、出力切替え
部２５により、回路ブロックＢの出力が得られる出力ピ
ンが内部テスト端子２６に切替接続される。
【００２２】この実施例によれば、パターン発生器１２
で生成される複数のテストパターンが各テストパターン
毎に期待値が得られるべき出力ピンが競合しないように
設定され、各テストパターンにより期待出力が得られる
出力ピンが出力切替え部２５で切換られて、一つのテス
トピンに取込まれる。このため、テスタ全体のピン数が
少なくても、１２８ピン等の多ピンＬＳＩのテストが可
能となる。
で生成される複数のテストパターンが各テストパターン
毎に期待値が得られるべき出力ピンが競合しないように
設定され、各テストパターンにより期待出力が得られる
出力ピンが出力切替え部２５で切換られて、一つのテス
トピンに取込まれる。このため、テスタ全体のピン数が
少なくても、１２８ピン等の多ピンＬＳＩのテストが可
能となる。
【００２３】また、図６に示すように、テストパターン
毎に、テスト用入力データを与えるべきＬＳＩの入力ピ
ンが異なると、図７に示すように、ピンエレクトロニク
ス部１５のドライブ２１を共用することもできる。即
ち、パターン発生器１２で生成される複数のテストパタ
ーンが各テストパターン毎にテスト用入力データを与え
るべき入力ピン１，２，３，４が競合しないように設定
され、ドライブピン（ｐｄｒ）１，２，３，４が入力切
替え部２７で切替えられると、ＬＳＩの入力ピン１，
２，３，４が内部ドライブ端子２８に切替接続され、内
部ドライブ端子２８から入力ピン１，２，３，４のいず
れか１つにテスト用入力データが供給される。
毎に、テスト用入力データを与えるべきＬＳＩの入力ピ
ンが異なると、図７に示すように、ピンエレクトロニク
ス部１５のドライブ２１を共用することもできる。即
ち、パターン発生器１２で生成される複数のテストパタ
ーンが各テストパターン毎にテスト用入力データを与え
るべき入力ピン１，２，３，４が競合しないように設定
され、ドライブピン（ｐｄｒ）１，２，３，４が入力切
替え部２７で切替えられると、ＬＳＩの入力ピン１，
２，３，４が内部ドライブ端子２８に切替接続され、内
部ドライブ端子２８から入力ピン１，２，３，４のいず
れか１つにテスト用入力データが供給される。
【００２４】上述した実施例では、ドライブピン１，
２，３，４とテストピン１，２，３，４とで機能がそれ
ぞれ分かれている場合について説明したが、ドライブピ
ンとテストピンとを共通のＩ／Ｏピンにより構成しても
よい。この場合、図８に示すように、Ｉ／Ｏピン６１の
機能を切替える機能切替え部６２を備える。これによ
り、テスタのピン数を更に減らすことができる。
２，３，４とテストピン１，２，３，４とで機能がそれ
ぞれ分かれている場合について説明したが、ドライブピ
ンとテストピンとを共通のＩ／Ｏピンにより構成しても
よい。この場合、図８に示すように、Ｉ／Ｏピン６１の
機能を切替える機能切替え部６２を備える。これによ
り、テスタのピン数を更に減らすことができる。
【００２５】
【発明の効果】以上述べたように、この発明によれば、
テストパターン発生手段で生成される複数のテストパタ
ーンが各テストパターン毎に期待値が得られるべきＬＳ
Ｉの出力ピンが競合しないように設定され、各テストパ
ターンにより期待出力が得られる出力ピンが出力切替え
手段で切替えられて、一つのテストピンに取込まれるの
で、テスタ全体のピン数が少なくても、多ピンＬＳＩの
テストを行うことができる。
テストパターン発生手段で生成される複数のテストパタ
ーンが各テストパターン毎に期待値が得られるべきＬＳ
Ｉの出力ピンが競合しないように設定され、各テストパ
ターンにより期待出力が得られる出力ピンが出力切替え
手段で切替えられて、一つのテストピンに取込まれるの
で、テスタ全体のピン数が少なくても、多ピンＬＳＩの
テストを行うことができる。
【図１】 この発明の一実施例に係るＬＳＩテスタの構
成を示すブロック図である。
成を示すブロック図である。
【図２】 ＬＳＩとピンエレクトロニクス部との接続部
分の詳細な構成を示す図である。
分の詳細な構成を示す図である。
【図３】 出力切替え部の構成の一例を示す図である。
【図４】 ＬＳＩテスタを機能テストに適用した一例を
示す図である。
示す図である。
【図５】 ＬＳＩテスタを機能テストに適用した他の一
例を示す図である。
例を示す図である。
【図６】 同実施例におけるテストパターンの一例を示
す図である。
す図である。
【図７】 この発明の他の実施例に係るピンエレクトロ
ニクス部の要部構成を示す図である。
ニクス部の要部構成を示す図である。
【図８】 この発明の更に他の実施例に係るピンエレク
トロニクス部の要部構成を示す図である。
トロニクス部の要部構成を示す図である。
【図９】 テスト用入力データの一例を示す図である。
【図１０】 ＬＳＩと従来のピンエレクトロニクス部と
の接続部分の詳細な構成を示す図である。
の接続部分の詳細な構成を示す図である。
１…ＬＳＩ、１５…ピンエレクトロニクス部、２２1〜
２２4…コンパレータ、２５…出力切替え部、３１1〜３
１4…出力バッファ。
２２4…コンパレータ、２５…出力切替え部、３１1〜３
１4…出力バッファ。
Claims (3)
- 【請求項１】 ＬＳＩにテスト用入力データを与える複
数のドライブピンおよび前記ＬＳＩから得られる出力デ
ータを取り込む複数のテストピンを有するＬＳＩの試験
装置であって、 それぞれテスト用入力データとこの入力データに対応す
る期待値とからなる複数のテストパターンを、各テスト
パターン毎に期待値が得られるべきＬＳＩの出力ピンが
異なるように発生させるテストパターン発生手段と、 前記各テストパターン毎に前記ＬＳＩの出力ピンを切替
えて一つのテストピンに接続する出力切替え手段とを備
えたことを特徴とするＬＳＩの試験装置。 - 【請求項２】 前記テストパターン発生手段は、前記複
数のテストパターンを、各テストパターン毎にテスト用
入力データを与えるべきＬＳＩの入力ピンが異なるよう
に発生させるものであり、 前記各テストパターン毎にドライブピンを前記ＬＳＩの
複数の入力ピンに切替え接続する入力切替え手段を更に
備えたことを特徴とする請求項１記載のＬＳＩの試験装
置。 - 【請求項３】 前記ドライブピンとテストピンが共通の
Ｉ／Ｏピンにより構成され、 このＩ／Ｏピンの機能を切替える機能切替え手段を更に
備えたことを特徴とする請求項１又は２記載のＬＳＩの
試験装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8182569A JPH1026655A (ja) | 1996-07-11 | 1996-07-11 | Ｌｓｉの試験装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8182569A JPH1026655A (ja) | 1996-07-11 | 1996-07-11 | Ｌｓｉの試験装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1026655A true JPH1026655A (ja) | 1998-01-27 |
Family
ID=16120580
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8182569A Pending JPH1026655A (ja) | 1996-07-11 | 1996-07-11 | Ｌｓｉの試験装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1026655A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005189834A (ja) * | 2003-12-03 | 2005-07-14 | Renesas Technology Corp | 半導体装置およびその試験方法 |
| CN100419446C (zh) * | 2003-12-03 | 2008-09-17 | 株式会社瑞萨科技 | 半导体器件及其测试方法 |
| JP2011159964A (ja) * | 2010-01-06 | 2011-08-18 | Juki Corp | 電子部品実装装置 |
-
1996
- 1996-07-11 JP JP8182569A patent/JPH1026655A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005189834A (ja) * | 2003-12-03 | 2005-07-14 | Renesas Technology Corp | 半導体装置およびその試験方法 |
| CN100419446C (zh) * | 2003-12-03 | 2008-09-17 | 株式会社瑞萨科技 | 半导体器件及其测试方法 |
| US7443373B2 (en) | 2003-12-03 | 2008-10-28 | Renesas Technology Corp. | Semiconductor device and the method of testing the same |
| JP2011159964A (ja) * | 2010-01-06 | 2011-08-18 | Juki Corp | 電子部品実装装置 |
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