JPH0561564A

JPH0561564A - 半導体集積回路

Info

Publication number: JPH0561564A
Application number: JP3220166A
Authority: JP
Inventors: Toshimitsu Minami; 利光南; Yoshinori Enomoto; 義詔榎本
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1991-08-30
Filing date: 1991-08-30
Publication date: 1993-03-12

Abstract

(57)【要約】【目的】半導体集積回路に関し、クロックスキューの低
減を目的とする。【構成】半導体集積回路の各回路ブロック毎に夫々、ク
ロック信号に対する入力及び出力特性が実質的に相互に
等しく且つ入力端が共通に接続されると共に相互に近接
して配された所定数のユニットクロックバッファから成
る組合せバッファを備えるように構成する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体集積回路に関
し、更に詳しくは、高速動作が要求されるゲートアレイ
等の半導体集積回路（ＬＳＩ）におけるクロック回路の
改良に関する。

【０００２】特定用途向けＬＳＩ（ＡＳＩＣ）の動作速
度は近年益々向上しており、ＣＭＯＳＬＳＩでは４０Ｍ
Ｈｚ、Ｂｉ−ＣＭＯＳＬＳＩでは１００ＭＨｚを越える
動作速度が要求されるようになっている。かかる高速動
作のためには、順序回路に対し同期信号として供給され
るクロック信号の伝播時間の差を各順序回路相互間で出
来るだけ小さくする必要がある。

【０００３】

【従来の技術】従来のＬＳＩにおけるクロック回路につ
いて図７を参照して説明する。同図は、一般的なクロッ
ク回路の構成を例示するブロック図である。クロック信
号は、ＬＳＩのクロック信号源を成すメインクロックバ
ッファからチップ領域上の各領域部分（回路ブロック）
毎に配されているクロックバッファ１〜Ｎに入力され、
このクロックバッファ１〜Ｎから順序回路等の各被駆動
セル（クロック信号負荷）に与えられる。

【０００４】例示したように、クロックバッファ１には
２００の被駆動セルが、クロックバッファ２及びＮには
夫々５０及び２０の被駆動セルが夫々接続されてクロッ
ク信号を受ける構成であるため、各負荷容量に対応して
各クロックバッファの出力立上がり特性を出来るだけ均
一となるように考慮しても、マスタクロックバッファか
ら各被駆動セルにクロック信号が伝達されるまでの伝播
時間に差が生ずることは避けられない。

【０００５】上記伝播時間の差は一般にクロックスキュ
ーと呼ばれ、クロックスキューは、このＬＳＩにおいて
信号伝達の正確さを維持するためにはクロック周期の１
０％以下に抑える必要がある。

【０００６】例えば動作周波数が１００ＭＨｚを越える
高速ＬＳＩにあっては、そのクロック周期が１０ナノ秒
で有ることから、クロックスキューは、１ナノ秒以下に
する必要がある。

【０００７】しかし、上記の如く被駆動セルの数が各ク
ロックバッファ毎に異なる従来のクロック回路では、ク
ロックスキューは例えば２〜３ナノ秒程度は不可避であ
るから、高速動作のＬＳＩにとって必要な性能を満足す
ることができない。

【０００８】

【発明が解決しようとする課題】特開昭６３−７８６１
１号公報は、クロック配線の長さ或いは被駆動セルのゲ
ート容量等の差に起因するクロック回路各部の負荷容量
の差を、負荷容量が小さなクロック回路部分に対して接
続されるダミー負荷（疑似負荷）によって補償し、負荷
容量の差に基づくクロック信号伝播時間の違いをこのダ
ミー負荷によって解消する旨を開示する。

【０００９】しかし、この公報記載の方法によると、特
定のチップ領域部分にダミー負荷を大量に必要とする
等、ＬＳＩのレイアウト効率の低下を招くという問題が
ある。

【００１０】特開昭６１−８２５２５号公報は、チップ
内部の全てのクロックバッファの出力端を共通に接続し
て、各被駆動セルの立上がり時刻を統一し、これによっ
て各被駆動セル間に生ずるクロックスキューを解消する
旨を開示する。

【００１１】しかし、この公報記載の方法の場合には、
各クロックバッファの出力端相互を共通に接続する配線
は、各クロックバッファがチップ領域上の離れた位置に
配されることから大きな寄生容量を有し、この寄生容量
によって、クロックバッファ出力端における信号の立上
がりを極端に遅らせ、クロックスキューの低減と引換え
にクロック信号の伝播が大幅に遅れることでＬＳＩの高
速化の障害になるという問題がある。

【００１２】本発明は、クロックスキューの低減におけ
る上記従来技術の問題に鑑み、チップの面積効率の低下
が出来るだけ抑えられると共に大幅なクロック信号の伝
播の遅延を伴わないでクロックスキューを低減可能なク
ロック回路を有する半導体集積回路を提供することを目
的とする。

【００１３】

【課題を達成するための手段】図１は、本発明の原理図
を成す組合せバッファの回路図である。同図において、
１は組合せバッファ、Ｂ₁〜Ｂ_mはユニットクロックバッ
ファである。

【００１４】前記目的を達成するため、本発明の半導体
集積回路は、図１に示したように、クロック信号に対す
る入力及び出力特性が実質的に相互に等しく且つ入力端
が共通に接続されると共に相互に近接して配された所定
数のユニットクロックバッファ（Ｂ₁〜Ｂ_m）から成る組
合せバッファ（１）を複数備えて成ることを特徴とする
ものである。

【００１５】

【作用】クロック信号に対し入力及び出力特性が実質的
に相互に等しいユニットクロックバッファをチップ領域
上で近接して設けることで、このＬＳＩのクロック信号
源からのクロック信号の伝播時間が各ユニットクロック
バッファ間で実質的に等しくできると共に各ユニットク
ロックバッファから夫々のクロック信号負荷迄の信号伝
播時間を実質的に相互に同じとすることが容易であり、
更に、各組合せバッファに配されるユニットクロックバ
ッファの数が相互に同じ所定数であることから、クロッ
ク信号源から各組合せバッファに伝達されるクロック信
号の伝播時間を相互に同じとすることが容易である。

【００１６】好ましくは、クロック信号負荷が実際に接
続される各ユニットクロックバッファ相互間では、これ
らに夫々接続されるクロック信号負荷の数を相互に等し
くし、若しくは近似した値とする。これによって、各組
合せバッファに配されるユニットクロックバッファは、
クロック信号負荷が同数若しくは近似した数だけ接続さ
れたバッファ或いは全く接続されないバッファとなる。

【００１７】上記構成により負荷が実際に接続されてい
る小型バッファの出力の立上り時間が全体として統一で
き、負荷に生ずるクロックスキューが小さくなる。

【００１８】各小型バッファ相互で不均衡な負荷数が生
じた時には、この不均衡数に対応した数の擬似負荷を接
続することで、これに起因するクロックスキューを回避
できる。

【００１９】各組合せバッファ毎に小型バッファの出力
端を共通に接続する構成を採用すれば、各負荷及びバッ
ファを構成する素子の特性の相違に起因するクロックス
キューを回避できる。

【００２０】各組合せバッファが配される回路ブロック
内に夫々サブクロックバッファを対応して設けることに
より、クロック信号源から各回路ブロックに伝達される
クロック信号の伝播時間を相互に同じとすることが容易
となる。

【００２１】

【実施例】図面を参照して本発明を更に説明する。図２
は、本発明の実施例のＬＳＩにおける組合せバッファ及
びその前段に配されるサブクロックバッファを例示する
回路図である。

【００２２】図２において、この組合せバッファ１は１
０個のユニットクロックバッファ（小型バッファ）Ｂ₁
〜Ｂ₁₀を備える。これら小型バッファＢ₁〜Ｂ₁₀は、夫
々の入力端が共通に接続されて、前段のサブクロックバ
ッファ（サブバッファ）ＳＢの出力端に接続されて、こ
れからクロック信号を受ける。

【００２３】各小型バッファＢ₁〜Ｂ₁₀は、チップ領域
上の一の回路ブロック内に設けられており、図中「出力
その１」〜「出力その１０」と記した夫々の出力端に
は、これら小型バッファに近接して配され相互に同じ入
力特性を有する被駆動セルlUが最大２０まで且つ２０に
近い数が接続される。即ち小型バッファの負荷の単位数
は２０である。

【００２４】各小型バッファＢ₁〜Ｂ₁₀は、チップ領域
上の一つの回路ブロックの特定位置に纏めて配置するこ
とも、或いは夫々の負荷を成す被駆動セルの集合毎に個
々に配することで、回路ブロック内での分散配置とする
こともできる。

【００２５】サブバッファＳＢは、図示したように組合
せバッファの外に有るものとして、一つのサブバッファ
から複数の組合せバッファ１に対して並列にクロック信
号を供給することができ、また、組合せバッファと１対
１に対応して設けられて一つの組合せバッファにクロッ
ク信号を供給することもでき、更には、図示とは異なり
組合せバッファ１がサブバッファＳＢを含むとすること
もできる。

【００２６】図３は、図２で示した組合せバッファを備
える本発明の一実施例のＬＳＩにおけるクロック回路図
を示している。同図において、各組合せバッファ１₁〜
１_nは、夫々１０個の小型バッファＢ₁〜Ｂ₁₀を備えてお
り、クロック信号源を成すメインクロックバッファＭＢ
からのクロック信号は、各サブバッファＳＢ₁〜ＳＢ_nを
介してこれと対応する組合せバッファ１₁〜１_nに伝達さ
れる構成であり、この場合、このクロック回路は深さ２
の階層構造を成している。ＬＳＩの規模が大きくなると
更に多段の階層構造とすることができる。

【００２７】各組合せバッファ１₁〜１_nは、当該組合せ
バッファが配される回路ブロック内に含まれる被駆動セ
ルの数に従って、第一番目の組合せバッファ１₁は２０
０個の被駆動セルに、第二番目の組合せバッファ１₂は
１００個の被駆動セルに、また第ｎ番目の組合せバッフ
ァ１_nは２０個の被駆動セルに、夫々クロック信号を供
給している。

【００２８】図３に示されているように、各小型バッフ
ァＢ₁〜Ｂ₁₀には、２０個の被駆動セル（lu）が接続さ
れるものと、全く被駆動セルが接続されないものとがあ
る。この構成により、被駆動セルが実際に接続されてい
る各小型バッファにおける出力は、その負荷が相互に等
しいことから立上がり時間が相互に同じとなり、従って
これら各小型バッファから被駆動セルに伝達されるクロ
ック信号の伝播時間が各小型バッファ相互間で実質的に
同じとなる。

【００２９】各サブバッファＳＢ₁〜ＳＢ_nは相互に同じ
入力及び出力特性を有するものとしてある。また、各サ
ブバッファＳＢ₁〜ＳＢ_nには同数の小型バッファＢ₁〜
Ｂ₁₀から構成された組合せバッファ１₁〜１_nが接続され
且つ各サブバッファＳＢ₁〜Ｂ_nと組合せバッファ１₁〜
１_nとの間の信号配線は短いので、各サブバッファＳＢ₁
〜ＳＢ_nから対応する組合せバッファ１₁〜１_nに伝達さ
れるクロック信号の伝播時間は実質的に相互に同じとな
る。

【００３０】上記の如く、図３の実施例のＬＳＩでは、
メインクロックバッファＭＢから各サブバッファＳＢ₁
〜ＳＢ_n迄のクロック信号の配線長を相互に等しくすれ
ば、メインバッファＭＢから末端の各被駆動セルに夫々
伝達されるクロック信号の伝播時間を実質的に相互に同
じとすることができ、クロックスキューを大幅に低減出
来る。なお、同図の場合、各回路ブロックに配される被
駆動セルの数が夫々小型バッファに接続可能な被駆動セ
ルの単位数の倍数となる例であった。

【００３１】図４（ａ）及び（ｂ）は、各回路ブロック
に配される被駆動セルの数が小型バッファに接続可能な
被駆動セルの数（単位数）の倍数でない例を説明するた
めの図であり、図３に示した第二の組合せバッファ１₂
から出力を受ける被駆動セルの数が、図３とは異なる場
合について示した。図３では第二の組合せバッファ１ ₂
の被駆動セル数が１００luであったが、同図（ａ）及び
（ｂ）では夫々被駆動セル数が５０luとして示されてい
る。他の組合せバッファ１₁、１_nの負荷数は図３に示し
たものである。

【００３２】図４（ａ）において、この回路ブロック内
の５０個の被駆動セルは、３個の小型バッファＢ₁〜Ｂ₃
に夫々１７、１７、及び１６に分けられて負荷されてい
る。この場合、図３に示した他の組合せバッファ１₁、
１_nにおける各小型バッファに接続される負荷の数２０
よりも被駆動セルの数が３〜４だけ少ないので、第二の
組合せバッファ１₂から出力を受ける被駆動セルの立上
がりが早くなり、クロックスキューが生ずる。

【００３３】上記クロックスキューをできるだけ小さく
抑えることは、小型バッファに接続される単位数をでき
るだけ小さくすることで可能である。例えば、上記の場
合では、各小型バッファに接続される被駆動セルの単位
数を１０とすれば、各小型バッファの負荷を全て１０lu
とすることができ、各被駆動セル間に生ずるクロックス
キューは回避できる。しかし、小型バッファに接続され
る被駆動セルの単位数をあまり小さくすると、小型バッ
ファが多くなりコストアップにつながる。

【００３４】図４（ｂ）には、同図（ａ）におけるクロ
ックスキューを回避する別の方法が示されている。この
方法では、被駆動セルの単位数２０に対して負荷が少な
い各小型バッファＢ₁〜Ｂ₃に対して、その少ない数に相
当するだけの数のダミー負荷を夫々接続することによっ
てクロックスキューを回避する。

【００３５】本発明の場合、ユニットクロックバッファ
から比較的小さな数である単位数の被駆動セルに対して
クロック信号を伝達する構成であるから、この比較的小
さなユニットクロックバッファに付加されるダミー負荷
の数は小さく抑えることが出来、従来例のように大きな
領域部分である回路ブロック相互間で負荷平衡をとるの
とは異なり、大量のダミー負荷を要するものではない。
なお、ＬＳＩがゲートアレイ方式のＡＳＩＣの場合に
は、かかる小数のダミー負荷を使用することは比較的容
易である。

【００３６】図５は、本発明の第二の実施例のＬＳＩに
おけるクロック回路の回路図であり、図４（ｂ）におい
て示した方法に加えて、更にクロックスキューを低減す
る方法を採用した回路を示すものである。図５において
は、被駆動セルが接続された各小型バッファの出力端を
各組合せバッファ１₁、１₂毎に共通に接続して、特に、
各被駆動セル及び小型バッファを構成するトランジスタ
素子間に不可避的に生ずる特性の相違、或いは、各小型
バッファから被駆動セルにクロック信号を伝達する信号
配線の寄生容量の差に起因するクロックスキューを回避
している。

【００３７】各組合せバッファ１₁〜１_n内の小型バッフ
ァは、前記の如く何れも相互に同じ回路ブロック内に配
されており、従って、従来例で示したチップ領域全体の
クロックバッファの出力端を共通に接続するのとは異な
り、小型バッファの出力端を接続する配線の亘長は比較
的短くて足り、この接続配線によって寄生容量が大きく
増大して伝播時間が過大となることはない。

【００３８】図６は、本発明の第三の実施例のＬＳＩに
おけるチップ領域の平面略図を示している。チップ領域
は等分に４×４に分割されており、各領域部分には夫
々、入力及び出力特性が相互に等しいサブバッファが配
される。

【００３９】クロック信号源を成すメインクロックバッ
ファＭＢは、チップ領域のほぼ中央に配されており、こ
のメインクロックバッファＭＢから各サブバッファＳＢ
に対してクロック信号を伝達するクロック信号配線は、
メインクロックバッファを通る図中左右方向及び上下方
向に走る各中心線に対して夫々対称に配される。

【００４０】図６に示したように、メインクロックバッ
ファＭＢから各サブバッファＳＢに至る迄の夫々の配線
亘長が相互に等しくなるように配線分岐が行われると共
に、各配線分岐点において、この分岐点に後続する分岐
配線から信号を受ける負荷の総容量が相互に等しくなる
ように、負荷を構成するサブバッファＳＢが配分してあ
る。各サブバッファには、対応する組合せバッファがそ
の近傍に設けられており、これら相互の配置関係は、各
回路ブロック相互間で同じ構成とされる。

【００４１】上記バッファ配置及び配線構成により、こ
のＬＳＩでは、メインクロックバッファから各サブバッ
ファ迄の信号伝播時間が相互に等しくなり、この実施例
のＬＳＩにおいて、例えば図５の回路構成を採用する
と、クロックスキューは実質的に無視できる程度に低減
できる。

【００４２】なお、前記メインクロックバッファ、サブ
バッファ及び組合せバッファのかかる配置関係は、ＬＳ
Ｉ内部の配置が周期的構造を有するゲートアレイＬＳＩ
において特に好適である。ゲートアレイＬＳＩでは、こ
れら配置関係は各ＬＳＩで共通の構成とされる。

【００４３】本発明の各実施例において実現可能なクロ
ックスキューの例を以下に示す。従来では、各半導体素
子自体の特性の相違を別にしても、クロック回路の構成
により２〜３ナノ秒程度のクロックスキューが不可避で
あり、この場合ＬＳＩにおける動作周波数の上限は約５
０ＭＨｚであった。

【００４４】しかし、本発明の採用により、例えば、図
３のクロック回路の一部において、図４（ａ）に示した
ように被駆動セルが接続された結果、３〜４luのクロッ
ク信号負荷の不平衡が生じた場合であっても、クロック
スキューは０．７〜１．２ナノ秒程度に迄低減される。
このため、ＬＳＩの動作可能なクロック周波数として１
００ＭＨｚ程度が可能となる。

【００４５】図４（ｂ）に示した如く各小型バッファの
負荷にダミー負荷を接続することにより、前記の如く低
減されたクロックスキューは、更に０．５〜１．０ナノ
秒程度に迄低減でき、動作周波数は１２０ＭＨｚ程度ま
でが可能となる。また、この場合図６に示した配置構成
を採用すれば、このクロックスキューは実質的に無視出
来る程度となり、動作可能なクロック周波数は２００Ｍ
Ｈｚ程度にまで達する。

【００４６】上記各実施例では、組合せバッファ内の小
型バッファの数及びこの小型バッファに接続される被駆
動セルの単位数を夫々１０及び２０として説明したが、
これらの数は、各ＬＳＩ毎に夫々適当な数を定めること
が出来る。

【００４７】また、各図においては、各クロックバッフ
ァを何れも正極性のバッファであるものとして示した
が、これらは周知のごとく、逆極性のクロックバッファ
を採用することができ、またＮＡＮＤ型のクロックバッ
ファを採用することもできる。

【００４８】本発明のＬＳＩにおけるクロック回路は、
特に超高速動作が要請されるＥＷＳ、大型計算機、ミニ
コン或いは通信機器等の高い繰返し周波数を有するクロ
ック信号のための回路として好適である。

【００４９】

【発明の効果】以上説明したように、本発明の半導体集
積回路によると、回路の面積効率の低下及びクロック信
号の伝播における大幅な遅延を伴うこと無く、クロック
回路におけるクロックスキューを低減でき、ＬＳＩの高
速動作を可能にしたという顕著な効果を奏する。

【図面の簡単な説明】

【図１】本発明の原理図である。

【図２】本発明の実施例における組合せバッファの回路
図である。

【図３】本発明の第一の実施例のＬＳＩにおけるクロッ
ク回路図である。

【図４】（ａ）及び（ｂ）は夫々、図３における第二の
組合せバッファの別の負荷接続例である。

【図５】本発明の第二の実施例のＬＳＩにおけるクロッ
ク回路図である。

【図６】本発明の第三の実施例のＬＳＩにおけるチップ
領域の平面図である。

【図７】従来のＬＳＩにおけるクロック回路図である。

【符号の説明】

１、１₁〜１_n ：組合せバッファＢ₁〜Ｂ₁₀、Ｂ_m：ユニットクロックバッファ（小型バッ
ファ）ＳＢ₁〜ＳＢ_n ：サブクロックバッファ（サブバッフ
ァ）ＭＢ：メインクロックバッファ

Claims

【特許請求の範囲】

【請求項１】クロック信号に対する入力及び出力特性が
実質的に相互に等しく且つ入力端が共通に接続されると
共に相互に近接して配された所定数のユニットクロック
バッファ（Ｂ₁〜Ｂ_m）から成る組合せバッファ（１）を
複数備えて成る半導体集積回路。
【請求項２】出力端にクロック信号負荷が接続されない
前記ユニットクロックバッファ（Ｂ1〜Ｂ_m）を備えるこ
とを特徴とする請求項１記載の半導体集積回路。
【請求項３】前記ユニットクロックバッファ（Ｂ₁〜
Ｂ_m）の一部に負荷容量調整のための疑似負荷が接続さ
れることを特徴とする請求項１又は２記載の半導体集積
回路。
【請求項４】クロック信号負荷が接続されている前記ユ
ニットクロックバッファ（Ｂ₁〜Ｂ_m）の出力端が前記組
合せバッファ（１₁〜１_n）毎に共通に接続されることを
特徴とする請求項１乃至３の一に記載の半導体集積回
路。
【請求項５】前記各組合せバッファ（１₁〜１_n）の近傍
に対応して配され、出力端が該組合せバッファ（１1〜
１_n）の前記共通に接続されたユニットクロックバッフ
ァ（Ｂ ₁〜Ｂ_m）の入力端に接続されると共に入力端にク
ロック信号が入力されるサブクロックバッファ（ＳＢ₁
〜ＳＢ_n）を備えることを特徴とする請求項１乃至４の
一に記載の半導体集積回路。
【請求項６】所定数以内のクロック信号負荷を夫々有す
る複数の領域部分を含むチップ領域と、前記チップ領域に配されクロック信号源を成す一のマス
タクロックバッファ（ＭＢ）及び前記各領域部分の夫々
に配された複数のサブクロックバッファ（ＳＢ ₁〜Ｓ
Ｂ_n）と、前記マスタクロックバッファ（ＭＢ）から前記各サブク
ロックバッファ（ＳＢ1〜ＳＢ_n）にクロック信号を伝達
し、前記マスタクロックバッファ（ＭＢ）から前記各サ
ブクロックバッファ（ＳＢ₁〜ＳＢ_n）までの前記クロッ
ク信号の伝播距離が相互に等しくなるように、且つ、前
記マスタクロックバッファ（ＭＢ）から前記各サブクロ
ックバッファ（ＳＢ₁〜ＳＢ_n）迄に至る各配線分岐点に
おいて、該配線分岐点に後続する各分岐配線を介して信
号を受ける前記サブクロックバッファ（ＳＢ₁〜ＳＢ_n）
の数が相互に等しくなるように配線されたクロック信号
配線と、前記各領域部分に夫々配されると共に、前記共通に接続
された入力端が前記各サブクロックバッファ（ＳＢ₁〜
ＳＢ_n）の夫々の出力端に接続された請求項１乃至４の
一に記載の組合せバッファ（１₁〜１_n）とを備え、前記各ユニットクロックバッファ（Ｂ₁〜Ｂ_m）の何れか
を介して前記各領域部分の前記クロック信号負荷に前記
クロック信号を供給する半導体集積回路。