JPH09191052A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPH09191052A JPH09191052A JP251996A JP251996A JPH09191052A JP H09191052 A JPH09191052 A JP H09191052A JP 251996 A JP251996 A JP 251996A JP 251996 A JP251996 A JP 251996A JP H09191052 A JPH09191052 A JP H09191052A
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- JP
- Japan
- Prior art keywords
- clock signal
- wiring
- clock
- rows
- signal wiring
- Prior art date
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- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】
【課題】 この発明は、クロック信号のタイミングを改
善し、かつ構成の小型化ならびにクロック信号配線にお
ける配線容量の削減を達成し得る半導体集積回路を提供
することを課題とする。 【解決手段】 この発明は、スタンダードセルが複数配
列されてなるロウ１が、所定の間隔をおいて複数配列さ
れてなるランダムロジック部２の外部にクロックバッフ
ァ３が配置形成され、クロック信号配線がロウ間に１つ
おきに形成され、クロック信号配線を伝達されるクロッ
ク信号は、クロック信号配線を挟んで隣接する２つのロ
ウ１の所定のスタンダードセルに供給されて構成され
る。
善し、かつ構成の小型化ならびにクロック信号配線にお
ける配線容量の削減を達成し得る半導体集積回路を提供
することを課題とする。 【解決手段】 この発明は、スタンダードセルが複数配
列されてなるロウ１が、所定の間隔をおいて複数配列さ
れてなるランダムロジック部２の外部にクロックバッフ
ァ３が配置形成され、クロック信号配線がロウ間に１つ
おきに形成され、クロック信号配線を伝達されるクロッ
ク信号は、クロック信号配線を挟んで隣接する２つのロ
ウ１の所定のスタンダードセルに供給されて構成され
る。
Description
【０００１】
【発明の属する技術分野】この発明は、スタンダードセ
ルが自動配置配線によってレイアウト設計されるＬＳＩ
のクロック信号配線を改善した半導体集積回路に関す
る。
ルが自動配置配線によってレイアウト設計されるＬＳＩ
のクロック信号配線を改善した半導体集積回路に関す
る。
【０００２】
【従来の技術】近年の半導体集積回路は、大規模化及び
高集積化しており、レイアウト設計も手作業による設計
から自動配置配線を利用した設計が多くなってきてい
る。自動配置配線は、通常、以下に示すような手順で行
われる。
高集積化しており、レイアウト設計も手作業による設計
から自動配置配線を利用した設計が多くなってきてい
る。自動配置配線は、通常、以下に示すような手順で行
われる。
【０００３】まず、図３に示すように、論理セル（ＮＡ
ＮＤ、ＮＯＲ）やインバータ（ＩＶ）、フリップフロッ
プ（Ｆ．Ｆ）等のスタンダードセルを横方向に配列して
なるブロック（以下、ロウと呼ぶ）１１が、所望の論理
を実現すべく作成される。次に、図４に示すように、ロ
ウ１１が所望の論理を実現すべく縦方向に所定の間隔を
おいて複数配列される。次に、図５に示すように、同一
のロウ１１の中のセル間が配線ａにより配線され、異な
るロウ１１間のセルが配線ｂによってあるいはロウ１１
のセルを通過する配線ｃによって配線される。このよう
なレイアウト設計は、特に指定がなければ全て自動で行
われる。
ＮＤ、ＮＯＲ）やインバータ（ＩＶ）、フリップフロッ
プ（Ｆ．Ｆ）等のスタンダードセルを横方向に配列して
なるブロック（以下、ロウと呼ぶ）１１が、所望の論理
を実現すべく作成される。次に、図４に示すように、ロ
ウ１１が所望の論理を実現すべく縦方向に所定の間隔を
おいて複数配列される。次に、図５に示すように、同一
のロウ１１の中のセル間が配線ａにより配線され、異な
るロウ１１間のセルが配線ｂによってあるいはロウ１１
のセルを通過する配線ｃによって配線される。このよう
なレイアウト設計は、特に指定がなければ全て自動で行
われる。
【０００４】このようにしてレイアウト設計される半導
体集積回路において、クロック信号に同期した同期式の
場合に、図６に示すように、自動配置配線された領域
（以下、ランダムロジック部と呼ぶ）１２の外部に、ラ
ンダムロジック１２内のラッチやフリップフロップとい
ったスタンダードセルに供給されるクロック信号を生成
するクロックバッファ１３が配置されている場合があ
る。クロックバッファ１３は外部から与えられるクロッ
ク信号（ＣＬＫ）にしたがってスタンダードセルに供給
されるクロック信号を生成する。
体集積回路において、クロック信号に同期した同期式の
場合に、図６に示すように、自動配置配線された領域
（以下、ランダムロジック部と呼ぶ）１２の外部に、ラ
ンダムロジック１２内のラッチやフリップフロップとい
ったスタンダードセルに供給されるクロック信号を生成
するクロックバッファ１３が配置されている場合があ
る。クロックバッファ１３は外部から与えられるクロッ
ク信号（ＣＬＫ）にしたがってスタンダードセルに供給
されるクロック信号を生成する。
【０００５】このような構成において、クロックバッフ
ァ１３で生成されたクロック信号は、クロック信号配線
ＣＬＫ＿ＤＡを介して所定のロウ１１のスタンダードセ
ルに供給される。このクロック信号配線ＣＬＫ＿ＤＡ
は、自動配置配線を全自動で行った場合には、例えば図
６に示すようにレイアウト設計される。
ァ１３で生成されたクロック信号は、クロック信号配線
ＣＬＫ＿ＤＡを介して所定のロウ１１のスタンダードセ
ルに供給される。このクロック信号配線ＣＬＫ＿ＤＡ
は、自動配置配線を全自動で行った場合には、例えば図
６に示すようにレイアウト設計される。
【０００６】このようにしてレイアウトされたクロック
信号配線ＣＬＫ＿ＤＡは、回路本来の動作タイミングや
クロックスキューが全く考慮されていない。このため、
通常は、自動配置配線を行う際に、クロック信号配線が
ランダムロジック１２内でロウ１１間のみに配線され、
ロウ１１内部の配線やロウ１１を通過する配線を禁止す
るようにしている。このようにして自動配置配線された
レイアウト設計の一例を図７に示す。
信号配線ＣＬＫ＿ＤＡは、回路本来の動作タイミングや
クロックスキューが全く考慮されていない。このため、
通常は、自動配置配線を行う際に、クロック信号配線が
ランダムロジック１２内でロウ１１間のみに配線され、
ロウ１１内部の配線やロウ１１を通過する配線を禁止す
るようにしている。このようにして自動配置配線された
レイアウト設計の一例を図７に示す。
【０００７】このような自動配置配線においては、同一
のロウ１１に隣接して配置されたセルＡとセルＢに対し
て、例えば図８に示すように、セルＡにクロックバッフ
ァ１３から出力されたクロック信号がクロック信号配線
ａを介して供給され、セルＢにはクロックバッファ１３
から出力されたクロック信号がクロック信号配線ｂを介
して供給されるようなレイアウト設計が行われる場合が
ある。
のロウ１１に隣接して配置されたセルＡとセルＢに対し
て、例えば図８に示すように、セルＡにクロックバッフ
ァ１３から出力されたクロック信号がクロック信号配線
ａを介して供給され、セルＢにはクロックバッファ１３
から出力されたクロック信号がクロック信号配線ｂを介
して供給されるようなレイアウト設計が行われる場合が
ある。
【０００８】このようなクロック信号配線のレイアウト
においては、セルＡとセルＢとは隣接しているにもかか
わらず、クロックバッファ１３からセルＡまでのクロッ
ク信号配線ａの配線長がクロックバッファ１３からセル
Ｂまでのクロック信号配線ｂの配線長に比べて長いた
め、セルＡに供給されるクロック信号とセルＢに供給さ
れるクロック信号との間に回路の動作上無視できない程
度のスキューが生じて、クロック信号間でタイミングに
ずれが生じ、誤動作を招くおそれがあった。
においては、セルＡとセルＢとは隣接しているにもかか
わらず、クロックバッファ１３からセルＡまでのクロッ
ク信号配線ａの配線長がクロックバッファ１３からセル
Ｂまでのクロック信号配線ｂの配線長に比べて長いた
め、セルＡに供給されるクロック信号とセルＢに供給さ
れるクロック信号との間に回路の動作上無視できない程
度のスキューが生じて、クロック信号間でタイミングに
ずれが生じ、誤動作を招くおそれがあった。
【０００９】また、全てのロウ１１間にクロック信号配
線が形成されるので、ランダムロジック部１２の縦方向
の距離が長くなり、レイアウト面積が増大していた。特
に、ロウ１１の個数が多い場合（１００個以上）には、
レイアウト面積の増大を招くだけでなく、クロック信号
配線の配線容量も増大するすることになり、クロック信
号の遅延を招くことになる。
線が形成されるので、ランダムロジック部１２の縦方向
の距離が長くなり、レイアウト面積が増大していた。特
に、ロウ１１の個数が多い場合（１００個以上）には、
レイアウト面積の増大を招くだけでなく、クロック信号
配線の配線容量も増大するすることになり、クロック信
号の遅延を招くことになる。
【００１０】
【発明が解決しようとする課題】以上説明したように、
クロック信号を使用するスタンダードセルを含むロウが
自動配置配線によってレイアウト設計される従来の半導
体集積回路にあっては、クロック信号を所定のスタンダ
ードセルに供給するクロック信号配線がすべてのロウ間
に形成される構成を採用していたので、クロック信号に
スキューが生じてクロックのタイミングにずれが生じ、
誤動作を招くおそれがあった。
クロック信号を使用するスタンダードセルを含むロウが
自動配置配線によってレイアウト設計される従来の半導
体集積回路にあっては、クロック信号を所定のスタンダ
ードセルに供給するクロック信号配線がすべてのロウ間
に形成される構成を採用していたので、クロック信号に
スキューが生じてクロックのタイミングにずれが生じ、
誤動作を招くおそれがあった。
【００１１】また、クロック信号配線はランダムロジッ
ク部内においてすべてのロウ間に形成されていたので、
ランダムロジックのレイアウト面積が増大して構成の大
型化を招いていた。さらに、ロウの大規模化とともにク
ロック信号配線の総配線長が長くなり、配線容量の増加
も招いていた。
ク部内においてすべてのロウ間に形成されていたので、
ランダムロジックのレイアウト面積が増大して構成の大
型化を招いていた。さらに、ロウの大規模化とともにク
ロック信号配線の総配線長が長くなり、配線容量の増加
も招いていた。
【００１２】そこで、この発明は、上記に鑑みてなされ
たものであり、その目的とするところは、クロック信号
を使用するスタンダードセルを含むロウが自動配置配線
によってレイアウト設計される半導体集積回路におい
て、クロック信号のタイミングを改善し、かつ構成の小
型化ならびにクロック信号配線における配線容量の削減
を達成し得る半導体集積回路を提供することにある。
たものであり、その目的とするところは、クロック信号
を使用するスタンダードセルを含むロウが自動配置配線
によってレイアウト設計される半導体集積回路におい
て、クロック信号のタイミングを改善し、かつ構成の小
型化ならびにクロック信号配線における配線容量の削減
を達成し得る半導体集積回路を提供することにある。
【００１３】
【課題を解決するための手段】上記目的を達成するため
に、この発明は、スタンダードセルが横方向に複数配列
されてなるスタンダードセル群のロウが、所定の間隔を
おいて縦方向に複数配列されてなるランダムロジック領
域と、前記ランダムロジック領域外に配置形成されて、
前記スタンダードセルに供給されるクロック信号を生成
するクロックバッファ回路を有し、前記クロックバッフ
ァ回路から出力されるクロック信号を前記スタンダード
セルに伝達するクロック信号配線が、前記ロウ間に１つ
おきに形成され、前記ロウ間に１つおきに形成されるク
ロック信号配線を伝達されるクロック信号は、前記クロ
ック信号配線を挟んで隣接する２つのロウの所定のスタ
ンダードセルに供給されて構成される。
に、この発明は、スタンダードセルが横方向に複数配列
されてなるスタンダードセル群のロウが、所定の間隔を
おいて縦方向に複数配列されてなるランダムロジック領
域と、前記ランダムロジック領域外に配置形成されて、
前記スタンダードセルに供給されるクロック信号を生成
するクロックバッファ回路を有し、前記クロックバッフ
ァ回路から出力されるクロック信号を前記スタンダード
セルに伝達するクロック信号配線が、前記ロウ間に１つ
おきに形成され、前記ロウ間に１つおきに形成されるク
ロック信号配線を伝達されるクロック信号は、前記クロ
ック信号配線を挟んで隣接する２つのロウの所定のスタ
ンダードセルに供給されて構成される。
【００１４】
【発明の実施の形態】以下、図面を用いてこの発明の実
施の形態を説明する。
施の形態を説明する。
【００１５】図１は請求項１記載の発明の一実施形態に
係わる半導体集積回路の構成を示す図である。
係わる半導体集積回路の構成を示す図である。
【００１６】図１において、半導体集積回路は、自動配
置配線によって、スタンダードセルが横方向に複数配列
されてなるロウ１が、所定の間隔をおいて縦方向に複数
配列されてなるランダムロジック部２と、このランダム
ロジック部２の外部に配置形成されて、スタンダードセ
ルに供給されるクロック信号を外部から与えられるクロ
ック信号（ＣＬＫ）に基づいて生成するクロックバッフ
ァ３を備え、ランダムロジック部２の内部において、ク
ロックバッファ３から出力されるクロック信号をスタン
ダードセルに伝達するクロック信号配線ＣＬＫ＿ＤＡ
は、ロウ１間に１つおきに形成され、ロウ１間に１つお
きに形成されるクロック信号配線を伝達されるクロック
信号は、クロック信号配線を挟んで隣接する２つのロウ
１の所定のスタンダードセルに供給されて構成される。
すなわち、ランダムロジック部２内のクロック信号配線
は、クロック信号配線を挟んで隣接した２つのロウ１に
１本の割りで形成され、図７に示す従来構成に比べて半
分に削減されている。
置配線によって、スタンダードセルが横方向に複数配列
されてなるロウ１が、所定の間隔をおいて縦方向に複数
配列されてなるランダムロジック部２と、このランダム
ロジック部２の外部に配置形成されて、スタンダードセ
ルに供給されるクロック信号を外部から与えられるクロ
ック信号（ＣＬＫ）に基づいて生成するクロックバッフ
ァ３を備え、ランダムロジック部２の内部において、ク
ロックバッファ３から出力されるクロック信号をスタン
ダードセルに伝達するクロック信号配線ＣＬＫ＿ＤＡ
は、ロウ１間に１つおきに形成され、ロウ１間に１つお
きに形成されるクロック信号配線を伝達されるクロック
信号は、クロック信号配線を挟んで隣接する２つのロウ
１の所定のスタンダードセルに供給されて構成される。
すなわち、ランダムロジック部２内のクロック信号配線
は、クロック信号配線を挟んで隣接した２つのロウ１に
１本の割りで形成され、図７に示す従来構成に比べて半
分に削減されている。
【００１７】このような構成において、自動配置配線で
レイアウト設計を行った場合には、例えば図２に示すよ
うに、同一のロウ１の隣接して配置されたスタンダード
セルＣとスタンダードセルＤに対して、クロックバッフ
ァ２から出力されたクロック信号が同一のクロック信号
配線ｃを介して供給されるように、クロック信号配線が
レイアウト設計される。したがって、隣接して配置され
たセルに供給されるクロック信号のスキューは従来に比
べて大幅に少なくなり、クロックのタイミングのずれは
回路の動作上無視できるほどになり、誤動作を招くおそ
れはなくなる。
レイアウト設計を行った場合には、例えば図２に示すよ
うに、同一のロウ１の隣接して配置されたスタンダード
セルＣとスタンダードセルＤに対して、クロックバッフ
ァ２から出力されたクロック信号が同一のクロック信号
配線ｃを介して供給されるように、クロック信号配線が
レイアウト設計される。したがって、隣接して配置され
たセルに供給されるクロック信号のスキューは従来に比
べて大幅に少なくなり、クロックのタイミングのずれは
回路の動作上無視できるほどになり、誤動作を招くおそ
れはなくなる。
【００１８】また、ロウ１間の領域には、クロック信号
配線が形成されない領域が１つおきに生じるので、すな
わちロウ１間の領域では、クロック信号配線が形成され
る領域と形成されない領域が交互に生じるので、ロウ１
間のクロック信号配線が形成されない領域のレイアウト
面積が従来に比べて小さくなり、ランダムロジック部２
の縦方向の長さを従来に比べて約２５％程度縮小でき
る。
配線が形成されない領域が１つおきに生じるので、すな
わちロウ１間の領域では、クロック信号配線が形成され
る領域と形成されない領域が交互に生じるので、ロウ１
間のクロック信号配線が形成されない領域のレイアウト
面積が従来に比べて小さくなり、ランダムロジック部２
の縦方向の長さを従来に比べて約２５％程度縮小でき
る。
【００１９】さらに、クロック信号配線の全配線長が約
５０％程度減少するので、配線容量は約５０％程度削減
できる。このような効果は、ロウ１の個数が増大するに
したがって顕著なものとなり、従来に比べて極めて有利
な効果となる。
５０％程度減少するので、配線容量は約５０％程度削減
できる。このような効果は、ロウ１の個数が増大するに
したがって顕著なものとなり、従来に比べて極めて有利
な効果となる。
【００２０】
【発明の効果】以上説明したように、この発明によれ
ば、クロック信号配線をロウ間に１つおきに形成し、ク
ロック信号配線を伝達されるクロック信号がクロック信
号配線を挟んで隣接する２つのロウの所定のスタンダー
ドセルに供給されるようにしたので、クロック信号のタ
イミングのずれが抑制され、誤動作を防止することがで
きる。
ば、クロック信号配線をロウ間に１つおきに形成し、ク
ロック信号配線を伝達されるクロック信号がクロック信
号配線を挟んで隣接する２つのロウの所定のスタンダー
ドセルに供給されるようにしたので、クロック信号のタ
イミングのずれが抑制され、誤動作を防止することがで
きる。
【００２１】また、レイアウト面積が縮小化でき、かつ
クロック信号の配線容量を削減することができる。
クロック信号の配線容量を削減することができる。
【図１】請求項１記載の発明の一実施形態に係わる半導
体集積回路の構成を示す図である。
体集積回路の構成を示す図である。
【図２】図１に示し構成におけるクロック信号配線の配
線例を示す図である。
線例を示す図である。
【図３】スタンダードセルが配列されてなるロウの構成
を示す図である。
を示す図である。
【図４】図３に示すロウが配列されてなるランダムロジ
ック部の構成を示す図である。
ック部の構成を示す図である。
【図５】ロウ間の配線例を示す図である。
【図６】ランダムロジック部とクロック信号配線のレイ
アウトを示す図である。
アウトを示す図である。
【図７】ランダムロジック部とクロック信号配線の他の
レイアウトを示す図である。
レイアウトを示す図である。
【図８】隣接するスタンダードセルに対するクロック信
号配線の配線例を示す図である。
号配線の配線例を示す図である。
１，１１ ロウ ２，１２ ランダムロジック部 ３，１３ クロックバッファ ａ，ｂ，ｃ，ＣＬＫ＿ＤＡ クロック信号配線
Claims (1)
- 【請求項１】 スタンダードセルが横方向に複数配列さ
れてなるスタンダードセル群のロウが、所定の間隔をお
いて縦方向に複数配列されてなるランダムロジック領域
と、 前記ランダムロジック領域外に配置形成されて、前記ス
タンダードセルに供給されるクロック信号を生成するク
ロックバッファ回路を有し、 前記クロックバッファ回路から出力されるクロック信号
を前記スタンダードセルに伝達するクロック信号配線
が、前記ロウ間に１つおきに形成され、 前記ロウ間に１つおきに形成されるクロック信号配線を
伝達されるクロック信号は、前記クロック信号配線を挟
んで隣接する２つのロウの所定のスタンダードセルに供
給されてなることを特徴とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP251996A JPH09191052A (ja) | 1996-01-10 | 1996-01-10 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP251996A JPH09191052A (ja) | 1996-01-10 | 1996-01-10 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09191052A true JPH09191052A (ja) | 1997-07-22 |
Family
ID=11531629
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP251996A Pending JPH09191052A (ja) | 1996-01-10 | 1996-01-10 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09191052A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6208165B1 (en) | 1998-10-29 | 2001-03-27 | Nec Corporation | Semiconductor integrated circuit |
| US9053773B2 (en) | 2012-12-26 | 2015-06-09 | Qualcomm Incorporated | Method and apparatus for clock power saving in multiport latch arrays |
-
1996
- 1996-01-10 JP JP251996A patent/JPH09191052A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6208165B1 (en) | 1998-10-29 | 2001-03-27 | Nec Corporation | Semiconductor integrated circuit |
| US9053773B2 (en) | 2012-12-26 | 2015-06-09 | Qualcomm Incorporated | Method and apparatus for clock power saving in multiport latch arrays |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20030610 |