JPH0561581A - 入出力回路 - Google Patents
入出力回路Info
- Publication number
- JPH0561581A JPH0561581A JP24700591A JP24700591A JPH0561581A JP H0561581 A JPH0561581 A JP H0561581A JP 24700591 A JP24700591 A JP 24700591A JP 24700591 A JP24700591 A JP 24700591A JP H0561581 A JPH0561581 A JP H0561581A
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- Japan
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- pull
- input
- output
- register
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Abstract
(57)【要約】
【目的】 ２つのレジスタを１つのレジスタで兼用する
ことにより、ハードウェアを極力少なくし、レイアウト
面積の小規模化を図る。 【構成】 兼用レジスタ９は、出力時には格納したデー
タを入出力ポート４へ出力する出力レジスタとして動作
し、入力時には入出力ポート４をプルアップ状態または
プルダウン状態にするプルアップ／プルダウン制御レジ
スタとして動作する。
ことにより、ハードウェアを極力少なくし、レイアウト
面積の小規模化を図る。 【構成】 兼用レジスタ９は、出力時には格納したデー
タを入出力ポート４へ出力する出力レジスタとして動作
し、入力時には入出力ポート４をプルアップ状態または
プルダウン状態にするプルアップ／プルダウン制御レジ
スタとして動作する。
Description
【０００１】
【産業上の利用分野】この発明はプルアップ状態または
プルダウン状態になり外部とのデータの入出力を行なう
入出力ポートに対応して入力あるいは出力の回路状態を
決定する入出力回路に関するものである。
プルダウン状態になり外部とのデータの入出力を行なう
入出力ポートに対応して入力あるいは出力の回路状態を
決定する入出力回路に関するものである。
【０００２】
【従来の技術】図３は従来の入出力回路の構成を示すブ
ロック図である。図３において、１は出力すべきデータ
を格納する出力レジスタ、２は入出力ポートに対応して
本入出力回路の入力あるいは出力の回路状態を決定する
回路状態決定レジスタ、３は入出力ポートをプルアップ
状態またはプルダウン状態にするプルアップ／プルダウ
ン制御レジスタ、４は外部との信号レベルに対応するた
めプルアップ状態またはプルダウン状態になり外部との
データの入出力を行なう入出力ポート、５は回路状態決
定レジスタ２で決定された回路状態をデータバス８に読
み出すトライステートバッファ、６は出力レジスタ１の
データを入出力ポート４に出力するトライステートバッ
ファ、７はプルアップ／プルダウン制御レジスタ３の内
容を入出力ポート４またはトライステートバッファ５に
与えるトライステートバッファである。
ロック図である。図３において、１は出力すべきデータ
を格納する出力レジスタ、２は入出力ポートに対応して
本入出力回路の入力あるいは出力の回路状態を決定する
回路状態決定レジスタ、３は入出力ポートをプルアップ
状態またはプルダウン状態にするプルアップ／プルダウ
ン制御レジスタ、４は外部との信号レベルに対応するた
めプルアップ状態またはプルダウン状態になり外部との
データの入出力を行なう入出力ポート、５は回路状態決
定レジスタ２で決定された回路状態をデータバス８に読
み出すトライステートバッファ、６は出力レジスタ１の
データを入出力ポート４に出力するトライステートバッ
ファ、７はプルアップ／プルダウン制御レジスタ３の内
容を入出力ポート４またはトライステートバッファ５に
与えるトライステートバッファである。
【０００３】次に動作について説明する。回路状態決定
レジスタ２の内容が論理“１”の時、トライステートバ
ッファ６がイネーブル（出力可能状態）になり、出力レ
ジスタ１の内容が入出力ポート４に出力される。次に回
路状態決定レジスタ２の内容が論理“０”の時、トライ
ステートバッファ５，７がイネーブルになり、トライス
テートバッファ６がディスエーブル（入力可能状態）に
なり、また、プルアップ／プルダウン制御レジスタ３の
内容により、入出力ポート４はプルアップ状態またはプ
ルダウン状態になる。また、この時の状態は、データバ
ス８に読み込まれ、外部からの信号を入出力ポート４か
ら受け付ける。
レジスタ２の内容が論理“１”の時、トライステートバ
ッファ６がイネーブル（出力可能状態）になり、出力レ
ジスタ１の内容が入出力ポート４に出力される。次に回
路状態決定レジスタ２の内容が論理“０”の時、トライ
ステートバッファ５，７がイネーブルになり、トライス
テートバッファ６がディスエーブル（入力可能状態）に
なり、また、プルアップ／プルダウン制御レジスタ３の
内容により、入出力ポート４はプルアップ状態またはプ
ルダウン状態になる。また、この時の状態は、データバ
ス８に読み込まれ、外部からの信号を入出力ポート４か
ら受け付ける。
【０００４】
【発明が解決しようとする課題】以上のような従来の入
出力回路は、出力レジスタ１、回路状態決定レジスタ
２、及びプルアップ／プルダウン制御レジスタ３などに
より構成されているので、これ以上レイアウト面積の小
規模化を図ることが難しいという問題点があった。
出力回路は、出力レジスタ１、回路状態決定レジスタ
２、及びプルアップ／プルダウン制御レジスタ３などに
より構成されているので、これ以上レイアウト面積の小
規模化を図ることが難しいという問題点があった。
【０００５】この発明は上記のような問題点を解決する
ためになされたもので、ハードウェアを極力少なくし、
レイアウト面積の小規模化を図れる入出力回路を得るこ
とを目的とする。
ためになされたもので、ハードウェアを極力少なくし、
レイアウト面積の小規模化を図れる入出力回路を得るこ
とを目的とする。
【０００６】
【課題を解決するための手段】この発明に係る入出力回
路は、出力時には格納したデータを入出力ポート４へ出
力する出力レジスタの機能を有するとともに、入力時に
は入出力ポート４をプルアップ状態またはプルダウン状
態にするプルアップ／プルダウン制御レジスタの機能を
有する兼用レジスタ９を備えたものである。
路は、出力時には格納したデータを入出力ポート４へ出
力する出力レジスタの機能を有するとともに、入力時に
は入出力ポート４をプルアップ状態またはプルダウン状
態にするプルアップ／プルダウン制御レジスタの機能を
有する兼用レジスタ９を備えたものである。
【０００７】
【作用】兼用レジスタ９は、出力時はデータを入出力ポ
ート４へ出力し、入力時は入出力ポート４をプルアップ
状態またはプルダウン状態にする。
ート４へ出力し、入力時は入出力ポート４をプルアップ
状態またはプルダウン状態にする。
【０００８】
【実施例】図１はこの発明の一実施例に係る入出力回路
の構成を示すブロック図である。図１において、図３に
示す構成要素に対応するものには同一の符号を付し、そ
の説明を省略する。図１において、９は出力時には格納
したデータを入出力ポートへ出力する出力レジスタの機
能を有するとともに、入力時には入出力ポートをプルア
ップ状態またはプルダウン状態にするプルアップ／プル
ダウン制御レジスタの機能を有する兼用レジスタであ
る。
の構成を示すブロック図である。図１において、図３に
示す構成要素に対応するものには同一の符号を付し、そ
の説明を省略する。図１において、９は出力時には格納
したデータを入出力ポートへ出力する出力レジスタの機
能を有するとともに、入力時には入出力ポートをプルア
ップ状態またはプルダウン状態にするプルアップ／プル
ダウン制御レジスタの機能を有する兼用レジスタであ
る。
【０００９】図２は上記兼用レジスタ９の一回路例であ
る。図２において、１０ａ，１０ｂ，１０ｃはＤ型フリ
ップフロップ、１１は出力信号、１２は半導体スイッチ
１２ａ，１２ｂから成るスイッチ回路、１３は出力レジ
スタ書き込み信号、１４はプルアップ／プルダウン制御
レジスタ書き込み信号、１５は回路状態決定レジスタ出
力信号である。
る。図２において、１０ａ，１０ｂ，１０ｃはＤ型フリ
ップフロップ、１１は出力信号、１２は半導体スイッチ
１２ａ，１２ｂから成るスイッチ回路、１３は出力レジ
スタ書き込み信号、１４はプルアップ／プルダウン制御
レジスタ書き込み信号、１５は回路状態決定レジスタ出
力信号である。
【００１０】次に図１と図２を参照してこの実施例の動
作について説明する。まず、図２を参照して説明する。
回路状態決定レジスタ出力信号１５が論理“１”の時、
半導体スイッチ１２ａがＯＮし、Ｄ型フリップフロップ
１０ａとＤ型フリップフロップ１０ｃとは従来のような
出力レジスタとして動作する。一方、回路状態決定レジ
スタ出力信号が論理“０”の時、半導体スイッチ１２ｂ
がＯＮし、Ｄ型フリップフロップ１０ｂとＤ型フリップ
フロップ１０ｃとは従来のようなプルアップ／プルダウ
ン制御レジスタとして動作する。なお、Ｄ型フリップフ
ロップ１０ａは出力レジスタ書き込み信号１３に同期し
てデータバス８よりデータを読み込む。また、Ｄ型フリ
ップフロップ１０ｂはプルアップ／プルダウン制御レジ
スタ出力信号１５に同期してデータバス８よりデータを
読み込む。
作について説明する。まず、図２を参照して説明する。
回路状態決定レジスタ出力信号１５が論理“１”の時、
半導体スイッチ１２ａがＯＮし、Ｄ型フリップフロップ
１０ａとＤ型フリップフロップ１０ｃとは従来のような
出力レジスタとして動作する。一方、回路状態決定レジ
スタ出力信号が論理“０”の時、半導体スイッチ１２ｂ
がＯＮし、Ｄ型フリップフロップ１０ｂとＤ型フリップ
フロップ１０ｃとは従来のようなプルアップ／プルダウ
ン制御レジスタとして動作する。なお、Ｄ型フリップフ
ロップ１０ａは出力レジスタ書き込み信号１３に同期し
てデータバス８よりデータを読み込む。また、Ｄ型フリ
ップフロップ１０ｂはプルアップ／プルダウン制御レジ
スタ出力信号１５に同期してデータバス８よりデータを
読み込む。
【００１１】次に図１を参照して説明する。回路状態決
定レジスタ２の内容が論理“１”の時、トライステート
バッファ６がイネーブルになり、兼用レジスタ９が出力
レジスタとして動作した時の内容が、トライステートバ
ッファ６を介して入出力ポート４に出力される。次に回
路状態決定レジスタ２の内容が論理“０”の時、トライ
ステートバッファ５，７がイネーブルになり、トライス
テートバッファ６がディスエーブルになる。また、兼用
レジスタ９がプルアップ／プルダウン制御レジスタとし
て動作した時の内容により、入出力ポート４はプルアッ
プ状態またはプルダウン状態になる。また、この時の状
態は、データバス８に読み込まれ、外部からの信号を入
出力ポート４から受け付ける。
定レジスタ２の内容が論理“１”の時、トライステート
バッファ６がイネーブルになり、兼用レジスタ９が出力
レジスタとして動作した時の内容が、トライステートバ
ッファ６を介して入出力ポート４に出力される。次に回
路状態決定レジスタ２の内容が論理“０”の時、トライ
ステートバッファ５，７がイネーブルになり、トライス
テートバッファ６がディスエーブルになる。また、兼用
レジスタ９がプルアップ／プルダウン制御レジスタとし
て動作した時の内容により、入出力ポート４はプルアッ
プ状態またはプルダウン状態になる。また、この時の状
態は、データバス８に読み込まれ、外部からの信号を入
出力ポート４から受け付ける。
【００１２】
【発明の効果】以上のように本発明によれば、出力レジ
スタの機能とプルアップ／プルダウン制御レジスタの機
能を有する兼用レジスタを設けたので、ハードウェアが
少なくなり、２つのレジスタのレイアウト面積よりも小
さいレイアウト面積で実現でき、これにより半導体集積
回路のチップの小型化及び低コスト化を図ることができ
るという効果が得られる。
スタの機能とプルアップ／プルダウン制御レジスタの機
能を有する兼用レジスタを設けたので、ハードウェアが
少なくなり、２つのレジスタのレイアウト面積よりも小
さいレイアウト面積で実現でき、これにより半導体集積
回路のチップの小型化及び低コスト化を図ることができ
るという効果が得られる。
【図１】この発明の一実施例に係る入出力回路の構成を
示すブロック図である。
示すブロック図である。
【図２】図１中の兼用レジスタの一回路例図である。
【図３】従来の入出力回路の構成を示すブロック図であ
る。
る。
２ 回路状態決定レジスタ ４ 入出力ポート ９ 兼用レジスタ
Claims (1)
- 【請求項１】 外部との信号レベルに対応するためプル
アップ状態またはプルダウン状態になり外部とのデータ
の入出力を行なう入出力ポートに対応して入力あるいは
出力の回路状態を決定する回路状態決定レジスタを備え
た入出力回路において、出力時には格納したデータを上
記入出力ポートへ出力する出力レジスタの機能を有する
とともに、入力時には上記入出力ポートをプルアップ状
態またはプルダウン状態にするプルアップ／プルダウン
制御レジスタの機能を有する兼用レジスタを設けたこと
を特徴とする入出力回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24700591A JPH0561581A (ja) | 1991-08-30 | 1991-08-30 | 入出力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24700591A JPH0561581A (ja) | 1991-08-30 | 1991-08-30 | 入出力回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0561581A true JPH0561581A (ja) | 1993-03-12 |
Family
ID=17156970
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24700591A Pending JPH0561581A (ja) | 1991-08-30 | 1991-08-30 | 入出力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0561581A (ja) |
-
1991
- 1991-08-30 JP JP24700591A patent/JPH0561581A/ja active Pending
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