JPH0561817A - 半導体装置および電子機器 - Google Patents
半導体装置および電子機器Info
- Publication number
- JPH0561817A JPH0561817A JP3224157A JP22415791A JPH0561817A JP H0561817 A JPH0561817 A JP H0561817A JP 3224157 A JP3224157 A JP 3224157A JP 22415791 A JP22415791 A JP 22415791A JP H0561817 A JPH0561817 A JP H0561817A
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- JP
- Japan
- Prior art keywords
- bus release
- signal line
- bus
- semiconductor device
- microprocessor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 14
- 230000004044 response Effects 0.000 claims abstract description 23
- 238000005070 sampling Methods 0.000 claims description 4
- 230000006870 function Effects 0.000 abstract description 9
- 239000000872 buffer Substances 0.000 description 6
- 238000010586 diagram Methods 0.000 description 3
- 238000007796 conventional method Methods 0.000 description 1
Landscapes
- Bus Control (AREA)
- Microcomputers (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
Abstract
(57)【要約】
【目的】マイクロプロセッサのバス解放機能において、
インサーキットエミュレータ（ＩＣＥ）専用のバス解放
機能を用意することで、部品点数を減らし、コストの低
減、小型化、高速動作への対応を図ることを目的とす
る。 【構成】マイクロプロセッサのバス解放機能において、
ＩＣＥ専用のバス解放要求信号線と、ＩＣＥ専用のバス
解放応答信号線と、フリップフロップと、優先度を判定
するゲート回路を従来技術（単一のバス解放機能）に付
加し、エミュレーションメモリへプログラムをダウンロ
ードする際にマイクロプロセッサをバス解放状態にさせ
るよう構成する半導体装置。または、この半導体装置を
応用した電子機器。
インサーキットエミュレータ（ＩＣＥ）専用のバス解放
機能を用意することで、部品点数を減らし、コストの低
減、小型化、高速動作への対応を図ることを目的とす
る。 【構成】マイクロプロセッサのバス解放機能において、
ＩＣＥ専用のバス解放要求信号線と、ＩＣＥ専用のバス
解放応答信号線と、フリップフロップと、優先度を判定
するゲート回路を従来技術（単一のバス解放機能）に付
加し、エミュレーションメモリへプログラムをダウンロ
ードする際にマイクロプロセッサをバス解放状態にさせ
るよう構成する半導体装置。または、この半導体装置を
応用した電子機器。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置に関し、特に
マイクロプロセッサのバス解放機能の改良に関する。
マイクロプロセッサのバス解放機能の改良に関する。
【０００２】
【従来の技術】従来の半導体装置はマイクロプロセッサ
のバス解放機能において、図３に示すように、バス解放
要求信号線３０１と、フリップフロップ３０２と、バス
解放応答信号線３０３と、ラッチ３０４と、第２基準ク
ロック３０５によって構成される。
のバス解放機能において、図３に示すように、バス解放
要求信号線３０１と、フリップフロップ３０２と、バス
解放応答信号線３０３と、ラッチ３０４と、第２基準ク
ロック３０５によって構成される。
【０００３】外部からバス解放要求信号線３０１がアサ
ートされると、基準クロックに同期して前記バス解放要
求信号線３０１をサンプリングしているフリップフロッ
プ３０２がイネーブル状態を検出し、バス解放応答信号
線３０３をイネーブルにする。次に通常スルー（データ
筒抜け）状態にあるラッチ３０４のゲートをネゲートし
て第２基準クロック３０５を停止し、バス解放状態に遷
移可能とするための制御を行なう。
ートされると、基準クロックに同期して前記バス解放要
求信号線３０１をサンプリングしているフリップフロッ
プ３０２がイネーブル状態を検出し、バス解放応答信号
線３０３をイネーブルにする。次に通常スルー（データ
筒抜け）状態にあるラッチ３０４のゲートをネゲートし
て第２基準クロック３０５を停止し、バス解放状態に遷
移可能とするための制御を行なう。
【０００４】以上により、マイクロプロセッサが前記バ
ス解放応答信号線３０３のイネーブル状態を検出し、バ
スドライバをネゲートすることで、バスのハイインピー
ダンス状態が実現される。
ス解放応答信号線３０３のイネーブル状態を検出し、バ
スドライバをネゲートすることで、バスのハイインピー
ダンス状態が実現される。
【０００５】
【発明が解決しようとする課題】しかし前記の従来の技
術では、バス解放要求信号線とバス解放応答信号線とを
一組しか有していないため、以下の不都合が生じる。
術では、バス解放要求信号線とバス解放応答信号線とを
一組しか有していないため、以下の不都合が生じる。
【０００６】インサーキットエミュレータ（以下、ＩＣ
Ｅと略す）上でマイクロプロセッサのプログラムデバッ
グを行なう場合、通常ＩＣＥ上のエミュレーションメモ
リにプログラムをダウンロードする必要がある。この時
ＩＣＥがマイクロプロセッサをバスから切り離して直接
プログラムをエミュレーションメモリに書き込むが、バ
ス解放要求信号線、およびバス解放応答信号線は通常外
部のＤＭＡコントローラ等に開放されるため、ＩＣＥは
マイクロプロセッサのバス開放機能を使用することがで
きない。よって、マイクロプロセッサとエミュレーショ
ンメモリとの間にトライステートバッファを設け、前記
トライステートバッファをネゲートすることで、エミュ
レーションメモリへのＩＣＥからのアクセスを可能とし
ている。従って、バスの本数分トライステートバッファ
が必要であり、ＩＣＥのコストアップ、実装面積の消
費、およびバッファのディレイによるマイクロプロセッ
サの高速動作への障害といった課題を有している。
Ｅと略す）上でマイクロプロセッサのプログラムデバッ
グを行なう場合、通常ＩＣＥ上のエミュレーションメモ
リにプログラムをダウンロードする必要がある。この時
ＩＣＥがマイクロプロセッサをバスから切り離して直接
プログラムをエミュレーションメモリに書き込むが、バ
ス解放要求信号線、およびバス解放応答信号線は通常外
部のＤＭＡコントローラ等に開放されるため、ＩＣＥは
マイクロプロセッサのバス開放機能を使用することがで
きない。よって、マイクロプロセッサとエミュレーショ
ンメモリとの間にトライステートバッファを設け、前記
トライステートバッファをネゲートすることで、エミュ
レーションメモリへのＩＣＥからのアクセスを可能とし
ている。従って、バスの本数分トライステートバッファ
が必要であり、ＩＣＥのコストアップ、実装面積の消
費、およびバッファのディレイによるマイクロプロセッ
サの高速動作への障害といった課題を有している。
【０００７】そこで本発明はこのような課題を解決する
もので、その目的とするところは、ＩＣＥの実現に当た
って、コストの低減、小型化、および高速動作への対応
を可能とする半導体装置の提供にある。
もので、その目的とするところは、ＩＣＥの実現に当た
って、コストの低減、小型化、および高速動作への対応
を可能とする半導体装置の提供にある。
【０００８】
【課題を解決するための手段】本発明の半導体装置は、
マイクロプロセッサのバス解放機能において、 ａ）２つ以上のバス解放要求信号線と、 ｂ）前記２つ以上のバス解放要求信号線をサンプリング
する２つ以上のフリップフロップと、 ｃ）前記２つ以上のフリップフロップの出力優先度を決
定するゲート回路と、 ｄ）前記ゲート回路によって優先度が決定され、出力さ
れる２つ以上のバス解放応答信号線と、 ｅ）前記ゲート回路の出力信号によって基準クロックを
停止するラッチと、 ｆ）前記ラッチから出力される第２基準クロックとから
なることを特徴とする。
マイクロプロセッサのバス解放機能において、 ａ）２つ以上のバス解放要求信号線と、 ｂ）前記２つ以上のバス解放要求信号線をサンプリング
する２つ以上のフリップフロップと、 ｃ）前記２つ以上のフリップフロップの出力優先度を決
定するゲート回路と、 ｄ）前記ゲート回路によって優先度が決定され、出力さ
れる２つ以上のバス解放応答信号線と、 ｅ）前記ゲート回路の出力信号によって基準クロックを
停止するラッチと、 ｆ）前記ラッチから出力される第２基準クロックとから
なることを特徴とする。
【０００９】
【実施例】以下、本発明について実施例に基づき詳細に
説明する。
説明する。
【００１０】図１は本発明の半導体装置図である。１０
１はＩＣＥからバス解放要求を行なうバス解放要求信号
線Ａ。１０２は外部のＤＭＡコントローラ等からバス解
放要求を行なうバス解放要求信号線Ｂ。１０３、および
１０４はそれぞれ、前記バス解放要求信号線Ａ１０１、
および前記バス解放要求信号線Ｂ１０２の状態をサンプ
リングするフリップフロップＡ、およびフリップフロッ
プＢ。１０５は前記バス解放要求信号線Ａ１０１、およ
び前記バス解放要求信号線Ｂ１０２の優先度を判定する
ゲート回路。１０６は前記ゲート回路１０５から出力さ
れるバス解放応答信号線Ａ。１０７は前記ゲート回路１
０５から出力されるバス解放応答信号線Ｂ。１０８は前
記ゲート回路１０５に結合され、バス解放状態へ移行時
に基準クロックを停止するラッチ。１０９は前記ラッチ
から出力される第２基準クロック。 以上によって本発
明の半導体装置が構成される。
１はＩＣＥからバス解放要求を行なうバス解放要求信号
線Ａ。１０２は外部のＤＭＡコントローラ等からバス解
放要求を行なうバス解放要求信号線Ｂ。１０３、および
１０４はそれぞれ、前記バス解放要求信号線Ａ１０１、
および前記バス解放要求信号線Ｂ１０２の状態をサンプ
リングするフリップフロップＡ、およびフリップフロッ
プＢ。１０５は前記バス解放要求信号線Ａ１０１、およ
び前記バス解放要求信号線Ｂ１０２の優先度を判定する
ゲート回路。１０６は前記ゲート回路１０５から出力さ
れるバス解放応答信号線Ａ。１０７は前記ゲート回路１
０５から出力されるバス解放応答信号線Ｂ。１０８は前
記ゲート回路１０５に結合され、バス解放状態へ移行時
に基準クロックを停止するラッチ。１０９は前記ラッチ
から出力される第２基準クロック。 以上によって本発
明の半導体装置が構成される。
【００１１】図２のタイミングチャートに示すように、
まずバス解放要求信号線Ａ１０１をアサートすると、そ
の状態がフリップフロップＡ１０３によってサンプリン
グされゲート回路１０５より、バス解放応答信号線Ａ１
０６がイネーブル状態として出力される。この時の状態
は前記バス解放応答信号線Ａ１０６のみがイネーブル状
態となる。
まずバス解放要求信号線Ａ１０１をアサートすると、そ
の状態がフリップフロップＡ１０３によってサンプリン
グされゲート回路１０５より、バス解放応答信号線Ａ１
０６がイネーブル状態として出力される。この時の状態
は前記バス解放応答信号線Ａ１０６のみがイネーブル状
態となる。
【００１２】次に、前記バス解放要求信号線Ａ１０１を
ネゲートし、バス解放要求信号線Ｂ１０２をアサートす
る。前記と同様に今度はバス解放要求信号線Ｂ１０２が
フリップフロップＢ１０４によってサンプリングされゲ
ート回路１０５より、バス解放応答信号線Ｂ１０７がイ
ネーブル状態として出力される。この時の状態は前記バ
ス解放応答信号線Ｂ１０７のみがイネーブル状態とな
る。
ネゲートし、バス解放要求信号線Ｂ１０２をアサートす
る。前記と同様に今度はバス解放要求信号線Ｂ１０２が
フリップフロップＢ１０４によってサンプリングされゲ
ート回路１０５より、バス解放応答信号線Ｂ１０７がイ
ネーブル状態として出力される。この時の状態は前記バ
ス解放応答信号線Ｂ１０７のみがイネーブル状態とな
る。
【００１３】さらに、前記バス解放要求信号線Ａ１０
１、およびバス解放要求信号線Ｂ１０２を同時にアサー
トした場合は、それぞれの信号がフリップフロップＡ１
０３、およびフリップフロップＢ１０４にサンプリング
される。この時、ゲート回路１０５はそれぞれの入力信
号の優先度を判定し、バス解放応答信号線Ａ１０６のみ
をイネーブル状態として出力する。
１、およびバス解放要求信号線Ｂ１０２を同時にアサー
トした場合は、それぞれの信号がフリップフロップＡ１
０３、およびフリップフロップＢ１０４にサンプリング
される。この時、ゲート回路１０５はそれぞれの入力信
号の優先度を判定し、バス解放応答信号線Ａ１０６のみ
をイネーブル状態として出力する。
【００１４】前記の３通りの動作についていずれも、前
記バス解放応答信号線Ａ１０６、または、前記バス解放
応答信号線Ｂ１０７のどちらか一方がイネーブルとなっ
た時点で、前記ゲート回路１０５に結合されるラッチ１
０８のゲート信号がディセーブルとなる。その結果、前
記ラッチ１０８がホールド状態となり、第２基準クロッ
ク１０９が停止する。
記バス解放応答信号線Ａ１０６、または、前記バス解放
応答信号線Ｂ１０７のどちらか一方がイネーブルとなっ
た時点で、前記ゲート回路１０５に結合されるラッチ１
０８のゲート信号がディセーブルとなる。その結果、前
記ラッチ１０８がホールド状態となり、第２基準クロッ
ク１０９が停止する。
【００１５】よって、第２基準クロック１０９をもとに
して動作するマイクロプロセッサは、ＣＰＵとしての動
作を停止し、前記バス解放応答信号線Ａ１０６、または
前記バス解放応答信号線Ｂ１０７のイネーブル状態をも
とに、バス解放を行なう。
して動作するマイクロプロセッサは、ＣＰＵとしての動
作を停止し、前記バス解放応答信号線Ａ１０６、または
前記バス解放応答信号線Ｂ１０７のイネーブル状態をも
とに、バス解放を行なう。
【００１６】
【発明の効果】以上述べたように、本発明では従来一組
であったバス解放要求信号線とバス解放応答信号線を２
組以上設け、さらにそれらに優先度を設けることで、マ
イクロプロセッサのバス解放機能をＩＣＥに割当ること
を可能とする。前記により、従来必須であったマイクロ
プロセッサとエミュレーションメモリ間のトライステー
トバッファ（バスバッファ）をすべて削除することがで
き、その結果、コストの低減、小型化、高速動作への対
応を図ることが可能となる。
であったバス解放要求信号線とバス解放応答信号線を２
組以上設け、さらにそれらに優先度を設けることで、マ
イクロプロセッサのバス解放機能をＩＣＥに割当ること
を可能とする。前記により、従来必須であったマイクロ
プロセッサとエミュレーションメモリ間のトライステー
トバッファ（バスバッファ）をすべて削除することがで
き、その結果、コストの低減、小型化、高速動作への対
応を図ることが可能となる。
【図１】本発明の半導体装置図。
【図２】本発明の半導体装置のタイミングチャート。
【図３】従来の半導体装置図。
１０１． バス解放要求信号線Ａ １０２． バス解放要求信号線Ｂ １０３． フリップフロップＡ １０４． フリップフロップＢ １０５． ゲート回路 １０６． バス解放応答信号線Ａ １０７． バス解放応答信号線Ｂ １０８． ラッチ １０９． 第２基準クロック ３０１． バス解放要求信号線 ３０２． フリップフロップ ３０３． バス解放応答信号線 ３０４． ラッチ ３０５． 第２基準クロック
Claims (2)
- 【請求項１】マイクロプロセッサのバス解放機能におい
て、 ａ）２つ以上のバス解放要求信号線と、 ｂ）前記２つ以上のバス解放要求信号線をサンプリング
する２つ以上のフリップフロップと、 ｃ）前記２つ以上のフリップフロップの出力優先度を決
定するゲート回路と、 ｄ）前記ゲート回路によって優先度が決定され、出力さ
れる２つ以上のバス解放応答信号線と、 ｅ）前記ゲート回路の出力信号によって基準クロックを
停止するラッチと、 ｆ）前記ラッチから出力される第２基準クロックとから
なることを特徴とする半導体装置。 - 【請求項２】前記、請求項１記載の半導体装置を応用し
たことを特徴とする電子機器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3224157A JPH0561817A (ja) | 1991-09-04 | 1991-09-04 | 半導体装置および電子機器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3224157A JPH0561817A (ja) | 1991-09-04 | 1991-09-04 | 半導体装置および電子機器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0561817A true JPH0561817A (ja) | 1993-03-12 |
Family
ID=16809429
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3224157A Pending JPH0561817A (ja) | 1991-09-04 | 1991-09-04 | 半導体装置および電子機器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0561817A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7982217B2 (en) | 2001-03-19 | 2011-07-19 | Renesas Electronics Corporation | Semiconductor device and its test method |
-
1991
- 1991-09-04 JP JP3224157A patent/JPH0561817A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7982217B2 (en) | 2001-03-19 | 2011-07-19 | Renesas Electronics Corporation | Semiconductor device and its test method |
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