JPH10105457A - メモリ制御システムおよびメモリ制御回路 - Google Patents
メモリ制御システムおよびメモリ制御回路Info
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- JPH10105457A JPH10105457A JP25852096A JP25852096A JPH10105457A JP H10105457 A JPH10105457 A JP H10105457A JP 25852096 A JP25852096 A JP 25852096A JP 25852096 A JP25852096 A JP 25852096A JP H10105457 A JPH10105457 A JP H10105457A
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Abstract
(57)【要約】
【課題】 ダイナミック・ランダムアクセスの制御を高
速で行うことにある。 【解決手段】 ＣＰＵ１のデータバス幅が、ＤＲＡＭ３
のバス幅のｍ（ｍは２以上の自然数）倍の構成時に、Ｃ
ＰＵ１の１回のアクセスに対し、ＤＲＡＭ３に対してｍ
回のページモード・アクセスを自動的に行うことを可能
とするメモリ制御部２を有する。ＣＰＵ１のデータバス
幅が、ＤＲＡＭ３のバス幅のｍ倍の構成時に、メモリ制
御部２は、ＣＰＵのアクセス（アドレス、読み込み動作
か書き込み動件かを示すリード信号及びライト信号、書
き込み動件時は、データ）を識別する。この識別結果か
らメモリ制御部２は、ＣＰＵ１の介在なしに、ＤＲＡＭ
３に対してページ・モード・アクセスを行うことができ
る。これにより、ＣＰＵ１のデータバス幅が、メモリの
バス幅のｍ倍の構成時のダイナミック・ランダムアクセ
スの制御を高速で行うことが可能になる。
速で行うことにある。 【解決手段】 ＣＰＵ１のデータバス幅が、ＤＲＡＭ３
のバス幅のｍ（ｍは２以上の自然数）倍の構成時に、Ｃ
ＰＵ１の１回のアクセスに対し、ＤＲＡＭ３に対してｍ
回のページモード・アクセスを自動的に行うことを可能
とするメモリ制御部２を有する。ＣＰＵ１のデータバス
幅が、ＤＲＡＭ３のバス幅のｍ倍の構成時に、メモリ制
御部２は、ＣＰＵのアクセス（アドレス、読み込み動作
か書き込み動件かを示すリード信号及びライト信号、書
き込み動件時は、データ）を識別する。この識別結果か
らメモリ制御部２は、ＣＰＵ１の介在なしに、ＤＲＡＭ
３に対してページ・モード・アクセスを行うことができ
る。これにより、ＣＰＵ１のデータバス幅が、メモリの
バス幅のｍ倍の構成時のダイナミック・ランダムアクセ
スの制御を高速で行うことが可能になる。
Description
【０００１】
【発明の属する技術分野】本発明は、メモリ制御システ
ムおよびメモリ制御回路に関する。
ムおよびメモリ制御回路に関する。
【０００２】
【従来の技術】従来、この種のメモリの制御システム
は、図４に示すものがある。図４においては、ＣＰＵ１
００がＤＲＡＭ１０３のデータバス幅に合わせたアクセ
スを行うことで、ＤＲＡＭ１０３への書き込み、読み込
みを行っている。例えば、ＣＰＵ１００のバス幅が３２
ビットで、ＤＲＡＭ１０３のアドレスが８ビットの場合
を例示して説明する。このシステムは、バスマスタとな
るＣＰＵ１００、データが格納されるＤＲＡＭ１０３、
ＣＰＵ１００からの情報に基づいてＤＲＡＭ１０３を制
御するメモリ制御部１０２から成る。
は、図４に示すものがある。図４においては、ＣＰＵ１
００がＤＲＡＭ１０３のデータバス幅に合わせたアクセ
スを行うことで、ＤＲＡＭ１０３への書き込み、読み込
みを行っている。例えば、ＣＰＵ１００のバス幅が３２
ビットで、ＤＲＡＭ１０３のアドレスが８ビットの場合
を例示して説明する。このシステムは、バスマスタとな
るＣＰＵ１００、データが格納されるＤＲＡＭ１０３、
ＣＰＵ１００からの情報に基づいてＤＲＡＭ１０３を制
御するメモリ制御部１０２から成る。
【０００３】ＣＰＵ１００は、ＤＲＡＭ１０３にデータ
を書き込む時は、３２ビットのデータバスのうちの８ビ
ット分のバスを使用して、メモリ制御部１０２にデータ
を転送する。またメモリ制御部１０２は、その８ビット
のデータをＤＲＡＭ１０３に書き込む。また読み込み時
も同様にして、ＣＰＵ１００はメモリ制御部１０３を介
して、ＤＲＡＭ１０３から８ビットのデータを読み込
む。
を書き込む時は、３２ビットのデータバスのうちの８ビ
ット分のバスを使用して、メモリ制御部１０２にデータ
を転送する。またメモリ制御部１０２は、その８ビット
のデータをＤＲＡＭ１０３に書き込む。また読み込み時
も同様にして、ＣＰＵ１００はメモリ制御部１０３を介
して、ＤＲＡＭ１０３から８ビットのデータを読み込
む。
【０００４】また、図５においては、公開昭６０−５７
４５６号公報に示されるように、２×ｎビットのデータ
バス幅を有するＣＰＵ１１０に対し、ｎビットのデータ
バス幅を有するメモリ素子１１２を用いる。このシステ
ムでは、データバス幅が、２×ｎ（ｎは１以上の自然
数）倍のＣＰＵ１１０、データバス幅がｎ倍のメモリ素
子１１２、ＣＰＵ１１０がメモリ素子１１２ヘアクセス
を可能にするためのメモリ制御回路１１３、メモリ素子
１１２へのアドレスを生成するアドレス変換器１１４、
ＣＰＵ１１０の２×ｎビットのＣＰＵデータバス、２×
ｎビットのうちの上位ｎビットのデータバスである上位
バス、下位ｎビットのデータバスである下位バス、メモ
リ素子と接続されているｎビットのメモリデータバスか
ら構成される。
４５６号公報に示されるように、２×ｎビットのデータ
バス幅を有するＣＰＵ１１０に対し、ｎビットのデータ
バス幅を有するメモリ素子１１２を用いる。このシステ
ムでは、データバス幅が、２×ｎ（ｎは１以上の自然
数）倍のＣＰＵ１１０、データバス幅がｎ倍のメモリ素
子１１２、ＣＰＵ１１０がメモリ素子１１２ヘアクセス
を可能にするためのメモリ制御回路１１３、メモリ素子
１１２へのアドレスを生成するアドレス変換器１１４、
ＣＰＵ１１０の２×ｎビットのＣＰＵデータバス、２×
ｎビットのうちの上位ｎビットのデータバスである上位
バス、下位ｎビットのデータバスである下位バス、メモ
リ素子と接続されているｎビットのメモリデータバスか
ら構成される。
【０００５】ＣＰＵｌ１０が２×ｎビットのデータをメ
モリ素子１１２に書き込む時は、ｎビットの上位データ
は、ＣＰＵ１１０のデータバス、トランシーバ１１８、
１１９を介してマルチプレクサ１２２に入力する。また
ｎビットの下位データは、ＣＰＵデータバス、トランシ
ーバ１１８、１２０を介してマルチプレクサ１２２に入
力する。ここで、アドレス変換器１１４は、メモリ素子
１１２に対して、下位データを格納するためのアドレス
を生成する。またメモリ制御回路１１３は、メモリ素子
１１２に下位データを書き込む制御信号を出力する。下
位データの書き込みが終了したら、アドレス変換器１１
４は、上位データを格納するためのアドレスを生成し、
メモリ制御１１３が制御信号を生成して、メモリ素子１
１２に上位データを書き込む。
モリ素子１１２に書き込む時は、ｎビットの上位データ
は、ＣＰＵ１１０のデータバス、トランシーバ１１８、
１１９を介してマルチプレクサ１２２に入力する。また
ｎビットの下位データは、ＣＰＵデータバス、トランシ
ーバ１１８、１２０を介してマルチプレクサ１２２に入
力する。ここで、アドレス変換器１１４は、メモリ素子
１１２に対して、下位データを格納するためのアドレス
を生成する。またメモリ制御回路１１３は、メモリ素子
１１２に下位データを書き込む制御信号を出力する。下
位データの書き込みが終了したら、アドレス変換器１１
４は、上位データを格納するためのアドレスを生成し、
メモリ制御１１３が制御信号を生成して、メモリ素子１
１２に上位データを書き込む。
【０００６】また読み込み時は、アドレス変換器１１４
の下位データの格納先のアドレスから、メモリ素子１１
２が下位データを出力し、この下位データをレジスタ１
２１で保持する。その後に、アドレス変換器１１４は、
上位データの格納先のアドレスを出力して、メモリ素子
１２２から上位データを読み出す。これまでのシステム
では、レジスタ１２１の下位データとメモリ素子１１２
から出力されている上位データを合成して、ＣＰＵ１０
に伝達することにより、ＣＰＵ１１０が２×ｎビットの
データを読み出せるようになる。
の下位データの格納先のアドレスから、メモリ素子１１
２が下位データを出力し、この下位データをレジスタ１
２１で保持する。その後に、アドレス変換器１１４は、
上位データの格納先のアドレスを出力して、メモリ素子
１２２から上位データを読み出す。これまでのシステム
では、レジスタ１２１の下位データとメモリ素子１１２
から出力されている上位データを合成して、ＣＰＵ１０
に伝達することにより、ＣＰＵ１１０が２×ｎビットの
データを読み出せるようになる。
【０００７】
【発明が解決しようとする課題】しかしながら、この種
のメモリシステムは、ＣＰＵのデータバスを１／ｎしか
接続していない場合に、データを書き込み／読み出すた
め、ＣＰＵがｎ回データを出力／入力されなくてはなら
ず、また書き込み時にはデータをｎ分割してアドレスを
生成し、ｎ回ＤＲＡＭに書き込んでいた。また読み出し
時には、ＤＲＡＭからｎ回読み出して、そのデータを各
々ラツチし、一括してＣＰＵが取り込んでも、結局、ｎ
回のメモリアクセスサイクルが必要であるために、ＣＰ
Ｕのデータバス幅分の読み出し／書き込みを行う際に、
ＤＲＡＭをｎ回アクセスするサイクルが必要となり、高
速でメモリを制御できなくなるという問題があった。
のメモリシステムは、ＣＰＵのデータバスを１／ｎしか
接続していない場合に、データを書き込み／読み出すた
め、ＣＰＵがｎ回データを出力／入力されなくてはなら
ず、また書き込み時にはデータをｎ分割してアドレスを
生成し、ｎ回ＤＲＡＭに書き込んでいた。また読み出し
時には、ＤＲＡＭからｎ回読み出して、そのデータを各
々ラツチし、一括してＣＰＵが取り込んでも、結局、ｎ
回のメモリアクセスサイクルが必要であるために、ＣＰ
Ｕのデータバス幅分の読み出し／書き込みを行う際に、
ＤＲＡＭをｎ回アクセスするサイクルが必要となり、高
速でメモリを制御できなくなるという問題があった。
【０００８】本発明の目的は、ＣＰＵのデータバス幅
が、メモリのバス幅のｍ（ｍは２以上の自然数）倍の構
成時のダイナミック・ランダムアクセスの制御を高速で
行うことが可能なメモリ制御システムおよびメモリ制御
回路を提供することにある。
が、メモリのバス幅のｍ（ｍは２以上の自然数）倍の構
成時のダイナミック・ランダムアクセスの制御を高速で
行うことが可能なメモリ制御システムおよびメモリ制御
回路を提供することにある。
【０００９】
【課題を解決するための手段】本発明のダイナミック・
ランダム・アクセス・メモリのメモリ制御システムおよ
びメモリ制御回路は、ＣＰＵのデータバス幅が、ＤＲＡ
Ｍのバス幅のｍ倍の構成時に、ＣＰＵの１回のアクセス
に対し、ＤＲＡＭに対してｍ回のページモード・アクセ
スを自動的に行うことを可能とするメモリ制御手段を有
する。
ランダム・アクセス・メモリのメモリ制御システムおよ
びメモリ制御回路は、ＣＰＵのデータバス幅が、ＤＲＡ
Ｍのバス幅のｍ倍の構成時に、ＣＰＵの１回のアクセス
に対し、ＤＲＡＭに対してｍ回のページモード・アクセ
スを自動的に行うことを可能とするメモリ制御手段を有
する。
【００１０】ＣＰＵのデータバス幅が、ＤＲＡＭのバス
幅のｍ倍の構成時に、メモリ制御手段は、ＣＰＵのアク
セス（アドレス、読み込み動作か書き込み動件かを示す
リード信号及びライト信号、書き込み動件時は、デー
タ）を識別する。この識別結果からメモリ制御手段は、
ＣＰＵの介在なしに、ＤＲＡＭに対してページ・モード
・アクセスを行うことができる。
幅のｍ倍の構成時に、メモリ制御手段は、ＣＰＵのアク
セス（アドレス、読み込み動作か書き込み動件かを示す
リード信号及びライト信号、書き込み動件時は、デー
タ）を識別する。この識別結果からメモリ制御手段は、
ＣＰＵの介在なしに、ＤＲＡＭに対してページ・モード
・アクセスを行うことができる。
【００１１】これにより、ＣＰＵのデータバス幅が、メ
モリのバス幅のｍの構成時のダイナミック・ランダムア
クセスの制御を高速で行うことが可能になる。
モリのバス幅のｍの構成時のダイナミック・ランダムア
クセスの制御を高速で行うことが可能になる。
【００１２】
【発明の実施の形態】次に、本発明のメモリ制御システ
ムおよびメモリ制御回路の構成について図面を参照して
詳細に説明する。図１は、本発明の構成を示すブロック
図である。図１を参照すると、本構成例でのバスマスタ
となるデータバス幅が３２ビットのＣＰＵｌを用いる。
ムおよびメモリ制御回路の構成について図面を参照して
詳細に説明する。図１は、本発明の構成を示すブロック
図である。図１を参照すると、本構成例でのバスマスタ
となるデータバス幅が３２ビットのＣＰＵｌを用いる。
【００１３】本実施例では、ＣＰＵ１から出力されるデ
ータの格納先であるＣＰＵアドレス４、実際の書き込み
または読み出したデータであるＣＰＵデータ５、ＣＰＵ
ｌが、そのバスサイクルの動作を示すＣＰＵリード信号
６およびＣＰＵライト信号７、ＣＰＵｌに動作終了を通
知するバスサイクル信号８、ＣＰＵｌからの情報の制御
を行う。これらの情報を識別して、実際にメモリの制御
を行うのは、メモリ制御部２である。
ータの格納先であるＣＰＵアドレス４、実際の書き込み
または読み出したデータであるＣＰＵデータ５、ＣＰＵ
ｌが、そのバスサイクルの動作を示すＣＰＵリード信号
６およびＣＰＵライト信号７、ＣＰＵｌに動作終了を通
知するバスサイクル信号８、ＣＰＵｌからの情報の制御
を行う。これらの情報を識別して、実際にメモリの制御
を行うのは、メモリ制御部２である。
【００１４】このメモリ制御部２は、実際のメモリの格
納先を示すメモリアドレス９、メモリに格納する情報を
示すメモリデータ１０、メモリ素子へのロウアドレス情
報の取り込み時期を示すＲＡＳ信号１１、メモリ素子へ
のカラムアドレス情報の取り込み時期を示すＣＡＳ信号
１２、メモリアクセスの読み出し／書き込み動作をする
メモリリード信号１３、メモリライト信号１４およびメ
モリデータ１０をＤＲＡＭ３に出力する。
納先を示すメモリアドレス９、メモリに格納する情報を
示すメモリデータ１０、メモリ素子へのロウアドレス情
報の取り込み時期を示すＲＡＳ信号１１、メモリ素子へ
のカラムアドレス情報の取り込み時期を示すＣＡＳ信号
１２、メモリアクセスの読み出し／書き込み動作をする
メモリリード信号１３、メモリライト信号１４およびメ
モリデータ１０をＤＲＡＭ３に出力する。
【００１５】次に、図１のメモリ制御部２の詳細な構成
について説明する。図２は、図１のメモリ制御部２の内
部を示す詳細ブロック図である。図２を参照すると、Ｃ
ＰＵ１から出力されたＣＰＵアドレス１１を取り込み、
メモリアドレスを生成するアドレスデコード・アドレス
ジェネレータ１０、ＣＰＵ１およびＤＲＡＭ３の制御信
号の取り込み、生成を行うタイミングジェネレータ１
２、ＣＰＵ１からの３２ビットのデータをＤＲＡＭ３の
データ幅８ビット毎に分けて取り込むデータバッファ１
３〜１６、ＤＲＡＭ３からの８ビットのデータをラッチ
して、その出力が、分割されているＣＰＵ１の８ビット
毎のデータバスに接続されているデータラッチ１７〜２
０から構成される。
について説明する。図２は、図１のメモリ制御部２の内
部を示す詳細ブロック図である。図２を参照すると、Ｃ
ＰＵ１から出力されたＣＰＵアドレス１１を取り込み、
メモリアドレスを生成するアドレスデコード・アドレス
ジェネレータ１０、ＣＰＵ１およびＤＲＡＭ３の制御信
号の取り込み、生成を行うタイミングジェネレータ１
２、ＣＰＵ１からの３２ビットのデータをＤＲＡＭ３の
データ幅８ビット毎に分けて取り込むデータバッファ１
３〜１６、ＤＲＡＭ３からの８ビットのデータをラッチ
して、その出力が、分割されているＣＰＵ１の８ビット
毎のデータバスに接続されているデータラッチ１７〜２
０から構成される。
【００１６】次に、図１および図２の回路の動作につい
て説明する。図３は、図１の動作を示すタイムチャート
を示すもので、図３（１）〜図３（１１）のアドレス、
データおよび信号からなる。
て説明する。図３は、図１の動作を示すタイムチャート
を示すもので、図３（１）〜図３（１１）のアドレス、
データおよび信号からなる。
【００１７】先ず、図１のＣＰＵｌが、ＤＲＡＭ３から
メモリデータを読み込む動作を図２に基づいて説明す
る。図２において、動作を開始する（図３（Ａ））。こ
のとき、ＣＰＵ１は、ＣＰＵアドレス１１を受けたアド
レスデコードに、ロウアドレスを出力する（図３
（Ｂ））。次に、ＣＰＵ１からのリード信号１８の出力
を受けたタイミングジェネレータ１２は、バスサイクル
信号２をイネーブルにし、ＣＰＵ１の動作を延長させか
つ、リードシーケンスを示すリード信号２３とＲＡＳ信
号２１をＤＲＡＭ３に対して出力し、その後ＤＲＡＭア
クセスが終了するまで出力を続ける（図３（Ｃ））。図
１のＤＲＡＭ３は、このＲＡＳ信号１１の立ち下がり時
に、ロウアドレス情報を取り込む。
メモリデータを読み込む動作を図２に基づいて説明す
る。図２において、動作を開始する（図３（Ａ））。こ
のとき、ＣＰＵ１は、ＣＰＵアドレス１１を受けたアド
レスデコードに、ロウアドレスを出力する（図３
（Ｂ））。次に、ＣＰＵ１からのリード信号１８の出力
を受けたタイミングジェネレータ１２は、バスサイクル
信号２をイネーブルにし、ＣＰＵ１の動作を延長させか
つ、リードシーケンスを示すリード信号２３とＲＡＳ信
号２１をＤＲＡＭ３に対して出力し、その後ＤＲＡＭア
クセスが終了するまで出力を続ける（図３（Ｃ））。図
１のＤＲＡＭ３は、このＲＡＳ信号１１の立ち下がり時
に、ロウアドレス情報を取り込む。
【００１８】次に、図２のタイミングジェネレータ１２
およびＣＰＵアドレス１１の情報からアドレスデコード
・アドレスジェネレータ１０は、メモリアドレス上にカ
ラムアドレスを出力する（図３（Ｄ））。図２のタイミ
ングジェネレータ２は、このカラムアドレスの出力がさ
れた後に、ＤＲＡＭ３に対するＣＡＳ信号２２を出力す
る（図３（Ｆ））。図１のＤＲＡＭ３は、ＣＡＳ信号１
２の立ち下がり時に、カラムアドレス情報を取り込む。
その後にＤＲＡＭ３は、ロウアドレスとカラムアドレス
情報及びリード信号の出力から、そのアドレスに格納さ
れているデータを、メモリデータ上に出力する。
およびＣＰＵアドレス１１の情報からアドレスデコード
・アドレスジェネレータ１０は、メモリアドレス上にカ
ラムアドレスを出力する（図３（Ｄ））。図２のタイミ
ングジェネレータ２は、このカラムアドレスの出力がさ
れた後に、ＤＲＡＭ３に対するＣＡＳ信号２２を出力す
る（図３（Ｆ））。図１のＤＲＡＭ３は、ＣＡＳ信号１
２の立ち下がり時に、カラムアドレス情報を取り込む。
その後にＤＲＡＭ３は、ロウアドレスとカラムアドレス
情報及びリード信号の出力から、そのアドレスに格納さ
れているデータを、メモリデータ上に出力する。
【００１９】図２のタイミングジェネレータ２は、メモ
リデータ１７上にそのメモリデータを出力したら、デー
タラッチ７にそのメモリデータをラッチさせるラッチ信
号を出力する。このラッチ信号により、データラッチ７
は、メモリデータを保持する。またこの時には、図２の
アドレスデコード・アドレスジェネレータ１０は、１番
地更新したカラムアドレス情報をメモリアドレス１２に
送出する（図３（Ｅ））。図２のタイミングジェネレー
タ２は、このカラムアドレスの出力がされた後、ＤＲＡ
Ｍに対するＣＡＳ信号２２を出力する（図３（Ｇ））。
図１のＤＲＡＭ３は、ＣＡＳ信号１２の立ち下がり時
に、カラムアドレス情報を取り込む。その後ＤＲＡＭ３
は、前述したロウアドレスと新規に取り込んだカラムア
ドレス情報およびリード信号の供給により、そのアドレ
スに格納されているデータを、メモリデータ上に出力す
る。
リデータ１７上にそのメモリデータを出力したら、デー
タラッチ７にそのメモリデータをラッチさせるラッチ信
号を出力する。このラッチ信号により、データラッチ７
は、メモリデータを保持する。またこの時には、図２の
アドレスデコード・アドレスジェネレータ１０は、１番
地更新したカラムアドレス情報をメモリアドレス１２に
送出する（図３（Ｅ））。図２のタイミングジェネレー
タ２は、このカラムアドレスの出力がされた後、ＤＲＡ
Ｍに対するＣＡＳ信号２２を出力する（図３（Ｇ））。
図１のＤＲＡＭ３は、ＣＡＳ信号１２の立ち下がり時
に、カラムアドレス情報を取り込む。その後ＤＲＡＭ３
は、前述したロウアドレスと新規に取り込んだカラムア
ドレス情報およびリード信号の供給により、そのアドレ
スに格納されているデータを、メモリデータ上に出力す
る。
【００２０】タイミングジェネレータ２は、メモリデー
タ１７上にそのメモリデータを出力したら、データラツ
チ８にメモリデータをラッチさせるラツチ信号を出力す
る。データラツチ８は、このラツチ信号により、ジェネ
レータ１は、１番地更新したカラムアドレス情報をメモ
リアドレス１２に出力する（図３（Ｆ））。以上のよう
な動作で、図１のＤＲＡＭ１３から、ＣＰＵ１のデータ
幅分のデータ、つまり、３２ビットのデータを図２のデ
ータラッチ１７〜２０に取り込んだら、タイミングジェ
ネレータ２は、バスアクセス信号２０をディスネーブル
にする。このときには、ＣＰＵｌは、ディスネーブルを
受けると、バスサイクルの終了を判断し、ＣＰＵデータ
３２ビット、つまり、図２のデータラツチ１７〜２０の
出力データ、つまり、ＤＲＡＭ３の格納データ３２ビッ
ト分を取り込む。
タ１７上にそのメモリデータを出力したら、データラツ
チ８にメモリデータをラッチさせるラツチ信号を出力す
る。データラツチ８は、このラツチ信号により、ジェネ
レータ１は、１番地更新したカラムアドレス情報をメモ
リアドレス１２に出力する（図３（Ｆ））。以上のよう
な動作で、図１のＤＲＡＭ１３から、ＣＰＵ１のデータ
幅分のデータ、つまり、３２ビットのデータを図２のデ
ータラッチ１７〜２０に取り込んだら、タイミングジェ
ネレータ２は、バスアクセス信号２０をディスネーブル
にする。このときには、ＣＰＵｌは、ディスネーブルを
受けると、バスサイクルの終了を判断し、ＣＰＵデータ
３２ビット、つまり、図２のデータラツチ１７〜２０の
出力データ、つまり、ＤＲＡＭ３の格納データ３２ビッ
ト分を取り込む。
【００２１】以上の動作により、ＣＰＵ１は意識しない
で、ＤＲＡＭから高速につまり、ページ・モードでＣＰ
Ｕ１のデータ幅分のデータを読み込むことが可能にな
る。
で、ＤＲＡＭから高速につまり、ページ・モードでＣＰ
Ｕ１のデータ幅分のデータを読み込むことが可能にな
る。
【００２２】また、図１のＣＰＵｌがＤＲＡＭ３にデー
タを書き込む時も、図２のＣＰＵアドレス１１のアドレ
ス情報、それに伴うメモリアドレス１２、ＲＡＳ信号２
１、ＣＡＳ信号２２の遷移は、読み込み動作時と同様で
ある（図３（Ｈ）〜図３（Ｊ））。またこの時、書き込
みデータは、図１のデータ５として出力される。
タを書き込む時も、図２のＣＰＵアドレス１１のアドレ
ス情報、それに伴うメモリアドレス１２、ＲＡＳ信号２
１、ＣＡＳ信号２２の遷移は、読み込み動作時と同様で
ある（図３（Ｈ）〜図３（Ｊ））。またこの時、書き込
みデータは、図１のデータ５として出力される。
【００２３】図２のタイミングジェネレータ１２は、最
初のカラムアドレス確定時（図（ｌ））に、データバッ
ファ３をイネーブルにする。すると、メモリデータ１７
上に、ＣＰＵデータ１６（ビット０〜７）が出力され、
その時にタイミングジェネレータ１２は、メモリライト
信号２４ をイネーブルにする（図３（Ｋ））。
初のカラムアドレス確定時（図（ｌ））に、データバッ
ファ３をイネーブルにする。すると、メモリデータ１７
上に、ＣＰＵデータ１６（ビット０〜７）が出力され、
その時にタイミングジェネレータ１２は、メモリライト
信号２４ をイネーブルにする（図３（Ｋ））。
【００２４】またＤＲＡＭ３は、メモリライト信号１４
を受けた時のデータを、ロウアドレス、カラムアドレス
に相当する番地に格納する。また、その後、図２のアド
レスデコード・アドレスジェネレータ１０が１番地更新
したカラムアドレスを出力し、タイミングジェネレータ
２は、データバッファ４をイネーブルにして、メモリデ
ータ１７上に、ＣＰＵデータ１７（ビット８〜１５）を
出力する。図１のＤＲＡＭ３は、そのデータを次のアド
レスに格納する。
を受けた時のデータを、ロウアドレス、カラムアドレス
に相当する番地に格納する。また、その後、図２のアド
レスデコード・アドレスジェネレータ１０が１番地更新
したカラムアドレスを出力し、タイミングジェネレータ
２は、データバッファ４をイネーブルにして、メモリデ
ータ１７上に、ＣＰＵデータ１７（ビット８〜１５）を
出力する。図１のＤＲＡＭ３は、そのデータを次のアド
レスに格納する。
【００２５】以上の動作で、ＤＲＡＭ３上に、図２のデ
ータ１４（ビット２３〜１６）、データ１５（ビット３
１〜２４）を順次格納して行く。このようにして、ＣＰ
Ｕが委譲しないで、ＤＲＡＭに高速に、つまり、ページ
・モードでＣＰＵ１のデータ幅分のデータを書き込むこ
とが可能となる。
ータ１４（ビット２３〜１６）、データ１５（ビット３
１〜２４）を順次格納して行く。このようにして、ＣＰ
Ｕが委譲しないで、ＤＲＡＭに高速に、つまり、ページ
・モードでＣＰＵ１のデータ幅分のデータを書き込むこ
とが可能となる。
【００２６】以上に説明したダイナミック・ランダム・
アクセス・メモリのメモリ制御システムおよびメモリ制
御回路は、ＣＰＵ１のデータバス幅が、ＤＲＡＭ３のバ
ス幅のｍ倍の構成時に、ＣＰＵ１の１回のアクセスに対
し、ＤＲＡＭ３に対して、ｍ回のページモード・アクセ
スを自動的に行うことを可能とするメモリ制御部２を有
する。ＣＰＵ１のデータバス幅が、ＤＲＡＭ３のバス幅
のｎ倍の構成時に、メモリ制御部２は、ＣＰＵ１のアク
セス（アドレス、読み込み動作か書き込み動件かを示す
リード信号及びライト信号、書き込み動件時は、データ
を識別する。この識別結果からメモリ制御部２は、ＣＰ
Ｕ１の介在なしに、ＤＲＡＭ２に対してページ・モード
・アクセスを行うことができる。これにより、ＣＰＵ１
のデータバス幅が、ＤＲＡＭ３のバス幅のｍの構成時の
ダイナミック・ランダムアクセスの制御を高速で行うこ
とが可能になる。
アクセス・メモリのメモリ制御システムおよびメモリ制
御回路は、ＣＰＵ１のデータバス幅が、ＤＲＡＭ３のバ
ス幅のｍ倍の構成時に、ＣＰＵ１の１回のアクセスに対
し、ＤＲＡＭ３に対して、ｍ回のページモード・アクセ
スを自動的に行うことを可能とするメモリ制御部２を有
する。ＣＰＵ１のデータバス幅が、ＤＲＡＭ３のバス幅
のｎ倍の構成時に、メモリ制御部２は、ＣＰＵ１のアク
セス（アドレス、読み込み動作か書き込み動件かを示す
リード信号及びライト信号、書き込み動件時は、データ
を識別する。この識別結果からメモリ制御部２は、ＣＰ
Ｕ１の介在なしに、ＤＲＡＭ２に対してページ・モード
・アクセスを行うことができる。これにより、ＣＰＵ１
のデータバス幅が、ＤＲＡＭ３のバス幅のｍの構成時の
ダイナミック・ランダムアクセスの制御を高速で行うこ
とが可能になる。
【００２７】
【発明の効果】以上に説明した発明においては、ＣＰＵ
からのアクセスを識別し、ＤＲＡＭへのアクセスを、Ｃ
ＰＵの介在なしにページ・モードアクセスで行うため
に、ＣＰＵのデータバス幅が、ＤＲＡＭのデータバス幅
ｍ倍（ｍは２以上の自然数）の時、ＣＰＵのＤＲＡＭア
クセスを高速で行うことが可能となる。
からのアクセスを識別し、ＤＲＡＭへのアクセスを、Ｃ
ＰＵの介在なしにページ・モードアクセスで行うため
に、ＣＰＵのデータバス幅が、ＤＲＡＭのデータバス幅
ｍ倍（ｍは２以上の自然数）の時、ＣＰＵのＤＲＡＭア
クセスを高速で行うことが可能となる。
【００２８】また本発明によれば、ＣＰＵのデータバス
幅が、メモリのバス幅のｍ（ｍは２以上の自然数）の構
成時のダイナミック・ランダムアクセスの制御を高速で
行うことが可能になるため、ひいてはシステムまたは回
路における伝送効率を向上させることができるなどの効
果を奏することができる。
幅が、メモリのバス幅のｍ（ｍは２以上の自然数）の構
成時のダイナミック・ランダムアクセスの制御を高速で
行うことが可能になるため、ひいてはシステムまたは回
路における伝送効率を向上させることができるなどの効
果を奏することができる。
【図１】本発明のメモリ制御システムおよびメモリ制御
回路の構成例を示すブロック図である。
回路の構成例を示すブロック図である。
【図２】図１のメモリ制御部を示すブロック図である。
【図３】図２の動作概要を示すタイムチャートである。
【図４】従来の技術による構成を示す図である。
【図５】従来の技術による構成を示す図である。
１ ＣＰＵ ２ メモリ制御部 ３ ＤＲＡＭ １０ アドレスデコード・アドレスジェネレータ １２ タイミングジェネレータ １３〜１６ データバッファ １７〜２０ データラッチ
Claims (9)
- 【請求項１】中央処理手段と記憶手段とを有して記憶制
御が行なわれるメモリ制御システムにおいて、 前記記憶手段を制御する記憶制御手段と、 前記中央処理手段のデータバス幅が、前記記憶手段のデ
ータバス幅のｍ倍（ｍは２以上の自然数）のときに、前
記記憶制御手段から送出する制御信号によって前記中央
処理手段のアドレス情報を識別する識別手段と、 を備え、前記識別手段における識別結果から前記記憶制
御手段に前記中央処理手段の介在なしに前記記憶手段に
対して前記中央処理手段のデータを読み込み制御するこ
とを特徴とするメモリ制御システム。 - 【請求項２】前記中央処理手段のデータバス幅に対して
１／（２×ｍ）倍のデータバス幅を有するメモリを備え
たことを特徴とする請求項１に記載のメモリ制御システ
ム。 - 【請求項３】中央処理手段と記憶手段とを有して記憶制
御を行うメモリ制御システムにおいて、 前記記憶手段を制御する記憶制御手段と、 前記中央処理手段のデータバス幅が、前記記憶手段のデ
ータバス幅のｍ倍（ｍは２以上の自然数）のときに、前
記記憶制御手段から送出する制御信号によって前記中央
処理手段のアドレス情報を識別する識別手段と、 を備え、前記識別手段における識別結果から前記記憶制
御手段は、前記中央処理手段の介在なしに前記記憶手段
に対してデータ列の最下位に位置するローアドレス情報
を共通にしたページモードアクセスを行うことを特徴と
するメモリ制御システム。 - 【請求項４】前記中央処理手段から１回のアクセスをす
ると、前記ページモードアドレスにより高速でデータを
処理することを特徴とする請求項３に記載のメモリ制御
システム。 - 【請求項５】ＣＰＵとメモリとを有してメモリ制御が行
なわれるメモリ制御回路において、 前記メモリを制御するメモリ制御回路と、 前記ＣＰＵのデータバス幅が、前記メモリのデータバス
幅のｍ倍（ｍは２以上の自然数）のときに、前記メモリ
制御回路から送出する制御信号によって前記ＣＰＵのア
ドレス情報を識別する識別回路と、 を備え、前記識別回路における識別結果から前記メモリ
制御回路に前記ＣＰＵの介在なしに前記メモリに対して
前記ＣＰＵのデータを読み込み制御をすることを特徴と
するメモリ制御回路。 - 【請求項６】前記ＣＰＵのデータバス幅に対して１／
（２×ｍ）倍のデータバス幅を有するメモリを備えたこ
とを特徴とする請求項５に記載のメモリ制御回路。 - 【請求項７】ＣＰＵとメモリとを有して記憶制御を行う
メモリ制御回路において、 前記メモリを制御するメモリ制御回路と、 前記ＣＰＵのデータバス幅が、前記メモリのデータバス
幅のｍ（ｍは２以上の自然数）倍のときに、前記メモリ
制御回路から送出する制御信号によって前記ＣＰＵのア
ドレス情報を識別する識別回路と、 を備え、前記識別回路における識別結果から前記メモリ
制御手段は、前記ＣＰＵの介在なしに前記メモリに対し
てデータ列の最下位に位置するローアドレス情報を共通
にしたページモードアクセスを行うことを特徴とするメ
モリ制御回路。 - 【請求項８】前記ＣＰＵから１回のアクセスをすると、
前記ページモードアドレスにより高速でデータを処理す
ることを特徴とする請求項７に記載のメモリ制御回路。 - 【請求項９】前記メモリは、ダイナミック・ランダムア
クセスメモリからなることを特徴とする請求項７に記載
のメモリ制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25852096A JPH10105457A (ja) | 1996-09-30 | 1996-09-30 | メモリ制御システムおよびメモリ制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25852096A JPH10105457A (ja) | 1996-09-30 | 1996-09-30 | メモリ制御システムおよびメモリ制御回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10105457A true JPH10105457A (ja) | 1998-04-24 |
Family
ID=17321360
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25852096A Pending JPH10105457A (ja) | 1996-09-30 | 1996-09-30 | メモリ制御システムおよびメモリ制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10105457A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6938118B1 (en) | 1998-10-28 | 2005-08-30 | Imsys Technologies Ab | Controlling access to a primary memory |
-
1996
- 1996-09-30 JP JP25852096A patent/JPH10105457A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6938118B1 (en) | 1998-10-28 | 2005-08-30 | Imsys Technologies Ab | Controlling access to a primary memory |
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