JPH0561778A - エラー検出システム - Google Patents
エラー検出システムInfo
- Publication number
- JPH0561778A JPH0561778A JP3253152A JP25315291A JPH0561778A JP H0561778 A JPH0561778 A JP H0561778A JP 3253152 A JP3253152 A JP 3253152A JP 25315291 A JP25315291 A JP 25315291A JP H0561778 A JPH0561778 A JP H0561778A
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- JP
- Japan
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- parity
- error
- circuit
- data
- bytes
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- Pending
Links
- 238000001514 detection method Methods 0.000 title claims abstract description 25
- 238000010586 diagram Methods 0.000 description 2
- 230000010365 information processing Effects 0.000 description 1
Landscapes
- Detection And Correction Of Errors (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
(57)【要約】
【目的】 ｉバイトでデータの読み書きを行う記憶部を
有する情報処理装置を対象としたエラー訂正検出システ
ムにおいて、訂正不可能なエラーを検出した場合の障害
箇所の特定範囲を小さくし、交換部品を削減する。 【構成】 書込データ出力回路111 からのｉバイトのデ
ータに基づいてパリティ生成回路112 はi/k ビットのパ
リティを生成する。チェックビット生成回路113はｉバ
イトのデータ及びi/k ビットに基づいてｊビットのチェ
ックビットを生成する。ｉバイトのデータ、i/k ビット
のパリティ及びｊビットのチェックビットを記憶部１２
に記憶しこれらのデータ等に基づいてエラー訂正検出回
路114 は１ブロックエラーを訂正し、２ブロックエラー
を検出する。このエラー訂正検出回路114 でエラーが検
出されたときパリティチェック回路115 でパリティをチ
ェックする。
有する情報処理装置を対象としたエラー訂正検出システ
ムにおいて、訂正不可能なエラーを検出した場合の障害
箇所の特定範囲を小さくし、交換部品を削減する。 【構成】 書込データ出力回路111 からのｉバイトのデ
ータに基づいてパリティ生成回路112 はi/k ビットのパ
リティを生成する。チェックビット生成回路113はｉバ
イトのデータ及びi/k ビットに基づいてｊビットのチェ
ックビットを生成する。ｉバイトのデータ、i/k ビット
のパリティ及びｊビットのチェックビットを記憶部１２
に記憶しこれらのデータ等に基づいてエラー訂正検出回
路114 は１ブロックエラーを訂正し、２ブロックエラー
を検出する。このエラー訂正検出回路114 でエラーが検
出されたときパリティチェック回路115 でパリティをチ
ェックする。
Description
【０００１】
【技術分野】本発明はエラー検出システムに関し、特に
ｉ（ｉ＝整数）バイト単位でデータの読み書きを行う記
憶部と記憶制御部を備えた情報処理装置におけるエラー
検出システムに関する。
ｉ（ｉ＝整数）バイト単位でデータの読み書きを行う記
憶部と記憶制御部を備えた情報処理装置におけるエラー
検出システムに関する。
【０００２】
【従来技術】従来、この種のエラー検出システムは、図
２に示す様な構成を有している。すなわち、従来のエラ
ー検出システムは、記憶制御部２１と記憶部２２とを備
えている。
２に示す様な構成を有している。すなわち、従来のエラ
ー検出システムは、記憶制御部２１と記憶部２２とを備
えている。
【０００３】従来の記憶制御部２１は、記憶部２２に書
込むべきｉバイトのデータを出力する書込データ出力回
路211 及びｉバイトの書込データに付加するｊ（ｊ＝整
数）ビットのチェックビットを生成するチェックビット
生成回路212 を有する。
込むべきｉバイトのデータを出力する書込データ出力回
路211 及びｉバイトの書込データに付加するｊ（ｊ＝整
数）ビットのチェックビットを生成するチェックビット
生成回路212 を有する。
【０００４】記憶部２２はこの書込データ出力回路211
からｉバイトのデータ及びチェックビット生成回路212
からのｊビットのチェックビットを記憶する。
からｉバイトのデータ及びチェックビット生成回路212
からのｊビットのチェックビットを記憶する。
【０００５】記憶制御部２１は、この他、記憶部２２か
らのｉバイトの読出データ及びｊビットのチェックビッ
トに基づいてエラーの検出・訂正を行うエラー訂正検出
回路213 、このエラー訂正検出回路213 でエラーが検出
されないときはそのままの読出データを、また、エラー
訂正検出回路213 で訂正可能な１ブロックエラーが検出
されたときは訂正後のデータを入力するデータ入力回路
214 及びエラー訂正検出回路213 でのエラー検出が訂正
可能なエラーであるときは、訂正可のエラーである旨を
報告し、訂正不可能な２ブロック以上のエラーであると
きは訂正不可エラーである旨を報告するエラー処理回路
215 を含む。
らのｉバイトの読出データ及びｊビットのチェックビッ
トに基づいてエラーの検出・訂正を行うエラー訂正検出
回路213 、このエラー訂正検出回路213 でエラーが検出
されないときはそのままの読出データを、また、エラー
訂正検出回路213 で訂正可能な１ブロックエラーが検出
されたときは訂正後のデータを入力するデータ入力回路
214 及びエラー訂正検出回路213 でのエラー検出が訂正
可能なエラーであるときは、訂正可のエラーである旨を
報告し、訂正不可能な２ブロック以上のエラーであると
きは訂正不可エラーである旨を報告するエラー処理回路
215 を含む。
【０００６】この様なシステムで、訂正不可である２ブ
ロック以上のエラーが発生した場合、エラー訂正検出回
路213 からの情報だけでは、記憶部２２内のｉバイト単
位でしか障害箇所の特定ができず、部品交換の際、正常
な部品まで多数交換しなければならないという欠点があ
る。
ロック以上のエラーが発生した場合、エラー訂正検出回
路213 からの情報だけでは、記憶部２２内のｉバイト単
位でしか障害箇所の特定ができず、部品交換の際、正常
な部品まで多数交換しなければならないという欠点があ
る。
【０００７】
【発明の目的】本発明の目的は、障害箇所の特定範囲を
小として交換部品を削減可能なエラー検出システムを提
供することにある。
小として交換部品を削減可能なエラー検出システムを提
供することにある。
【０００８】
【発明の構成】本発明の一態様に従ったシステムは、ｉ
バイトの書込データをｋバイト単位に分割し合計i/k ビ
ットのパリティを生成するパリティ生成回路と、前記ｉ
バイトの書込データ、前記ｉバイトの書込データに基づ
いて生成されたｊビットのチェックビット、及び前記パ
リティ生成回路からのi/k ビットのパリティを記憶する
記憶部と、この記憶部からのｉバイトの読出データが２
ビット以上のエラー訂正不可能なエラーを有していると
の検出に応答して、ｉバイトの読出データ及びi/k ビッ
トのパリティをｋバイト単位に分割してパリティをチェ
ックするパリティチェック回路とを含む。
バイトの書込データをｋバイト単位に分割し合計i/k ビ
ットのパリティを生成するパリティ生成回路と、前記ｉ
バイトの書込データ、前記ｉバイトの書込データに基づ
いて生成されたｊビットのチェックビット、及び前記パ
リティ生成回路からのi/k ビットのパリティを記憶する
記憶部と、この記憶部からのｉバイトの読出データが２
ビット以上のエラー訂正不可能なエラーを有していると
の検出に応答して、ｉバイトの読出データ及びi/k ビッ
トのパリティをｋバイト単位に分割してパリティをチェ
ックするパリティチェック回路とを含む。
【０００９】
【実施例】次に本発明の一実施例について図面を参照し
ながら詳細に説明する。
ながら詳細に説明する。
【００１０】図１を参照すると、本発明の一実施例は、
記憶部１２及びこの記憶部１２の所定のアドレスにデー
タを書込み及び読出しを行う記憶制御部１１を備えてい
る。
記憶部１２及びこの記憶部１２の所定のアドレスにデー
タを書込み及び読出しを行う記憶制御部１１を備えてい
る。
【００１１】記憶制御部１１は、記憶部１２に書込むｉ
バイトのデータを出力する書込データ出力回路111 、こ
の回路111 からのｉバイトの書込データをｋ（ｋ＝i/2
，i/3 ，i/4 ，…）単位に分割してパリティを生成し
付加するパリティ生成回路112、この回路112 からのi/k
ビットのパリティ及び回路111 からのｉバイトの書込
データに基づいてｊビットのチェックビットを生成する
チェックビット生成回路113 、記憶部１２から読出され
たｉバイトのデータ、i/kビットのパリティ及びｊビッ
トのチェックビットをチェックしエラーの訂正、検出及
び報告を行うエラー訂正検出回路114 、ｉバイトの読出
データとi/k ビットのパリティからｋバイト単位のパリ
ティチェックを行い、ｋバイト単位のエラーの検出及び
報告を行うパリティチェック回路115 、記憶部１２から
のｉバイトのデータを入力する読出データ入力回路116
、及びエラー訂正検出回路114 またはパリティチェッ
ク回路115 からのエラー情報をもとにエラー処理を行う
エラー処理回路117 を含む。
バイトのデータを出力する書込データ出力回路111 、こ
の回路111 からのｉバイトの書込データをｋ（ｋ＝i/2
，i/3 ，i/4 ，…）単位に分割してパリティを生成し
付加するパリティ生成回路112、この回路112 からのi/k
ビットのパリティ及び回路111 からのｉバイトの書込
データに基づいてｊビットのチェックビットを生成する
チェックビット生成回路113 、記憶部１２から読出され
たｉバイトのデータ、i/kビットのパリティ及びｊビッ
トのチェックビットをチェックしエラーの訂正、検出及
び報告を行うエラー訂正検出回路114 、ｉバイトの読出
データとi/k ビットのパリティからｋバイト単位のパリ
ティチェックを行い、ｋバイト単位のエラーの検出及び
報告を行うパリティチェック回路115 、記憶部１２から
のｉバイトのデータを入力する読出データ入力回路116
、及びエラー訂正検出回路114 またはパリティチェッ
ク回路115 からのエラー情報をもとにエラー処理を行う
エラー処理回路117 を含む。
【００１２】なお、記憶部１２は、記憶制御部１１から
与えられるｉバイトのデータ、i/kビットのパリティ及
びｊビットのチェックビットを所定のアドレスに記憶す
る。
与えられるｉバイトのデータ、i/kビットのパリティ及
びｊビットのチェックビットを所定のアドレスに記憶す
る。
【００１３】次に本発明の一実施例の動作について図面
を参照しながら詳細に説明する。
を参照しながら詳細に説明する。
【００１４】図１を参照すると、本発明の一実施例の書
込動作は以下の通りである。記憶制御部１１内の書込デ
ータ出力回路111 からのｉバイトのデータに応答して、
パリティ生成回路112 はデータをｋ（ｋ＝i/2 ，i/3 ，
i/4 ，…）バイト単位に分割して合計i/k ビットのパリ
ティを生成する。
込動作は以下の通りである。記憶制御部１１内の書込デ
ータ出力回路111 からのｉバイトのデータに応答して、
パリティ生成回路112 はデータをｋ（ｋ＝i/2 ，i/3 ，
i/4 ，…）バイト単位に分割して合計i/k ビットのパリ
ティを生成する。
【００１５】出力回路111 からのｉバイトのデータ及び
生成回路112 からのi/k ビットのパリティに基づいて、
チェックビット生成回路113 は、ｊビットのチェックビ
ットを生成する。
生成回路112 からのi/k ビットのパリティに基づいて、
チェックビット生成回路113 は、ｊビットのチェックビ
ットを生成する。
【００１６】この様にして、出力回路111 からのｉバイ
トのデータ、パリティ生成回路112からのi/k ビットの
パリティ及びチェックビット生成回路113 からのｊビッ
トのチェックビットが記憶部１２に記憶される。
トのデータ、パリティ生成回路112からのi/k ビットの
パリティ及びチェックビット生成回路113 からのｊビッ
トのチェックビットが記憶部１２に記憶される。
【００１７】本発明の一実施例の読出動作は以下の通り
である。記憶部１２から読出されたｉバイトのデータ、
i/k ビットのパリティ及びｊビットのチェックビットに
基づいて、エラー訂正検出回路114 はエラーの検出及び
訂正を行う。この回路114 でエラーが検出されない場
合、読出されたｉバイトのデータが読出データ入力回路
116 に供給される。
である。記憶部１２から読出されたｉバイトのデータ、
i/k ビットのパリティ及びｊビットのチェックビットに
基づいて、エラー訂正検出回路114 はエラーの検出及び
訂正を行う。この回路114 でエラーが検出されない場
合、読出されたｉバイトのデータが読出データ入力回路
116 に供給される。
【００１８】この回路114 で訂正可能な１ブロックエラ
ーとしてのエラーが検出された場合、エラー検出された
データを回路114 は訂正し読出データ入力回路116 に供
給すると共に訂正可エラーを示す情報をエラー処理回路
117 に報告する。エラー訂正検出回路114 で訂正不可能
な２ブロック以上のエラーを検出した場合、検出回路11
4 は訂正不可エラーを示す情報をエラー処理回路117 に
報告する。
ーとしてのエラーが検出された場合、エラー検出された
データを回路114 は訂正し読出データ入力回路116 に供
給すると共に訂正可エラーを示す情報をエラー処理回路
117 に報告する。エラー訂正検出回路114 で訂正不可能
な２ブロック以上のエラーを検出した場合、検出回路11
4 は訂正不可エラーを示す情報をエラー処理回路117 に
報告する。
【００１９】この報告と共に、パリティチェック回路11
5 は、回路114 から供給されたｉバイトの読出データ及
びi/k ビットのパリティをｋバイト単位に分割してパリ
ティチェックをし、そのチェック結果をエラー処理回路
117 に報告する。エラー訂正検出回路114 でエラーを検
出しない場合と、訂正可エラーを検出して読出データを
訂正した場合は、パリティチェック回路115 でパリティ
エラーは発生しない。
5 は、回路114 から供給されたｉバイトの読出データ及
びi/k ビットのパリティをｋバイト単位に分割してパリ
ティチェックをし、そのチェック結果をエラー処理回路
117 に報告する。エラー訂正検出回路114 でエラーを検
出しない場合と、訂正可エラーを検出して読出データを
訂正した場合は、パリティチェック回路115 でパリティ
エラーは発生しない。
【００２０】
【発明の効果】本発明は、書込時ｉバイトの書込データ
をｋバイト単位に分割して計i/k ビットのパリティを生
成しｉバイトの書込データ及びｊビットのチェックビッ
トと共にi/k ビットのパリティを記憶部に書込み、読出
時ｉバイトの読出データをｋバイト単位でパリティチェ
ックすることにより、訂正不可能な２ブロック以上のエ
ラーを検出した場合、障害箇所をｋ（ｋ＝i/2 ，i/3 ，
i/4 ，…）バイト単位で特定することができ、交換部品
数を削減することができる。
をｋバイト単位に分割して計i/k ビットのパリティを生
成しｉバイトの書込データ及びｊビットのチェックビッ
トと共にi/k ビットのパリティを記憶部に書込み、読出
時ｉバイトの読出データをｋバイト単位でパリティチェ
ックすることにより、訂正不可能な２ブロック以上のエ
ラーを検出した場合、障害箇所をｋ（ｋ＝i/2 ，i/3 ，
i/4 ，…）バイト単位で特定することができ、交換部品
数を削減することができる。
【図１】本発明の一実施例を示す図である。
【図２】従来の一例を示す図である。
１１ 記憶制御部 111 書込データ出力回路 112 パリティ生成回路 113 チェックビット生成回路 114 エラー訂正検出回路 115 パリティチェック回路 116 読出データ入力回路 117 エラー処理回路 １２ 記憶部 ２１ 記憶制御部 ２２ 記憶部 211 書込データ出力回路 212 チェックビット生成回路 213 エラー訂正検出回路 214 読出データ入力回路 215 エラー処理回路
Claims (1)
- 【請求項１】 ｉ（ｉ＝整数）バイトの書込データをｋ
（ｋ＝i/2 ，i/3 ，i/4 ，…）バイト単位に分割し合計
i/k ビットのパリティを生成するパリティ生成手段と、
前記ｉバイトの書込データ、前記ｉバイトの書込データ
に基づいて生成されたｊビットのチェックビット、及び
前記パリティ生成回路からのi/k ビットのパリティを記
憶する記憶手段と、この記憶手段からのｉバイトの読出
データが２ビット以上のエラー訂正不可能なエラーを有
しているとの検出に応答してｉバイトの読出データ及び
i/k ビットのパリティをｋバイト単位を分割してパリテ
ィをチェックするパリティチェック手段とを含むことを
特徴とするエラー検出システム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3253152A JPH0561778A (ja) | 1991-09-04 | 1991-09-04 | エラー検出システム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3253152A JPH0561778A (ja) | 1991-09-04 | 1991-09-04 | エラー検出システム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0561778A true JPH0561778A (ja) | 1993-03-12 |
Family
ID=17247250
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3253152A Pending JPH0561778A (ja) | 1991-09-04 | 1991-09-04 | エラー検出システム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0561778A (ja) |
-
1991
- 1991-09-04 JP JP3253152A patent/JPH0561778A/ja active Pending
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