JPH05241869A - 情報処理装置のエラー検出回路 - Google Patents

Abstract

(57)【要約】 【目的】 より詳細な障害箇所の特定および障害発生箇
所の切り分けを可能とし、装置間の転送において発生し
た１ブロックエラーの訂正を可能とする。 【構成】 パリティチェック回路２０は記憶部２１に書
込むデータをｈビットのパリティによって分割単位にチ
ェックし、チェックビットをパリティによってチェック
する。パリティチェック回路２２，１５は記憶部２１か
ら読出したデータをｈビットのパリティによって分割単
位にチェックする。パリティチェック回路１４は記憶部
２１から読出したチェックビットをパリティによってチ
ェックする。エラー訂正検出回路１６は記憶部２１から
読出したデータおよびｈビットのパリティとチェックビ
ットとによってエラーの訂正検出を行う。エラー処理回
路１８はパリティチェック回路１４，１５，２０，２２
のチェック結果とエラー訂正検出回路１６のエラー訂正
検出の結果とをもとにエラー処理を行う。

Description

【発明の詳細な説明】

【０００１】

【技術分野】本発明は情報処理装置のエラー検出回路に
関し、特に上位装置から記憶装置へのデータの読出し書
込みが複数バイト単位で行われる情報処理装置のエラー
検出方式に関する。

【０００２】

【従来技術】従来、この種の情報処理装置においては、
図３に示すように、上位装置３内の書込みデータ出力回
路３０からのｉバイトの書込みデータにチェックビット
生成回路３１によってｊビットの書込みチェックビット
を付加して記憶装置４の記憶部４０に送出している。よ
って、記憶部４０にはｉバイトの書込みデータとｊビッ
トの書込みチェックビットとが書込まれる。

【０００３】記憶装置４の記憶部４０から読出されたｉ
バイトの読出しデータは、上位装置３内のエラー訂正検
出回路３２で記憶部４０から読出されたｊビットの読出
しチェックビットによってエラーの訂正検出が行われ
る。

【０００４】これに対して、図４に示すように、上位装
置５内の書込みデータ出力回路５０からのｉバイトの書
込みデータにはパリティ生成回路５１で１ビットのパリ
ティを付加するのみで、このｉバイトの書込みデータに
記憶装置６内の記憶制御部６０のチェックビット生成回
路６２でｊビットの書込みチェックビットを付加して記
憶部６５に書込む方法もある。この場合、上位装置５か
ら記憶装置６への転送におけるパリティチェックはｉバ
イトの書込みデータに付加された１ビットのパリティに
よって記憶制御部６０のパリティチェック回路６１で行
われる。

【０００５】記憶装置６の記憶部６５から読出されたｉ
バイトの読出しデータは、記憶制御部６０のエラー訂正
検出回路６３で記憶部６５から読出されたｊビットの読
出しチェックビットによってエラーの訂正検出が行われ
る。エラーの訂正検出が行われたｉバイトの読出しデー
タは、パリティ生成回路６４で１ビットのパリティが付
加されて上位装置５に転送される。

【０００６】記憶装置６から上位装置５への転送におけ
るパリティチェックはｉバイトの読出しデータに付加さ
れた１ビットのパリティによってパリティチェック回路
５３で行われる。

【０００７】上記２つのエラー検出方式のうち前者の場
合、書込み時には上位装置３内の書込みデータ出力回路
３０から出力されたｉバイトの書込みデータにチェック
ビット生成回路３１で生成されたｊビットの書込みチェ
ックビットを付加し、これらのデータを記憶装置４内の
記憶部４０に書込む。

【０００８】読出し時には記憶部４０から読出されたｉ
バイトの読出しデータおよびｊビットの読出しチェック
ビットから上位装置３内のエラー訂正検出回路３２でエ
ラー訂正検出を行う。その結果、エラーのないときには
そのままｉバイトの読出しデータを読出しデータ入力回
路３３に入力する。また、１ブロックエラー（訂正可能
なエラー）を検出したときには訂正後のデータを読出し
データ入力回路３３に入力するとともに、エラー処理回
路３４に訂正可エラーの情報を報告する。さらに、２ブ
ロック以上のエラー（訂正不可能なエラー）を検出した
ときにはエラー処理回路３４に訂正不可エラーの情報を
報告する。

【０００９】一方、上記２つのエラー検出方式のうち後
者の場合、書込み時には上位装置５内の書込みデータ出
力回路５０から出力されたｉバイトの書込みデータにパ
リティ生成回路５１で生成した１ビットのパリティを付
加し、これらのデータを記憶装置６に転送する。

【００１０】記憶装置６では上位装置５からのｉバイト
の書込みデータおよび１ビットのパリティから記憶制御
部６０内のパリティチェック回路６１でパリティチェッ
クを行う。このとき同時に、チェックビット生成回路６
２で上位装置５からのｉバイトの書込みデータに対する
ｊビットの書込みチェックビットを生成し、これらｉバ
イトの書込みデータおよびｊビットの書込みチェックビ
ットを記憶部６５に書込む。

【００１１】読出し時には記憶部６５から読出されたｉ
バイトの読出しデータおよびｊビットの読出しチェック
ビットから記憶制御部６０内のエラー訂正検出回路６３
でエラー訂正検出を行う。この後、訂正後の読出しデー
タにパリティ生成回路６４で生成した１ビットのパリテ
ィを付加して上位装置５に転送して読出しデータ入力回
路５２に入力するとともに、パリティチェック回路５３
でパリティチェックを行う。

【００１２】このような従来のエラー検出方式では、２
ブロック以上のエラーが発生した場合、エラー訂正検出
回路３２，６３やパリティチェック回路５３，６１で検
出されるエラー情報しかないので、ｉバイト単位でしか
障害箇所の特定ができないという問題がある。

【００１３】また、上記２つのエラー検出方式のうち前
者の場合には、上位装置３と記憶装置４との間でのデー
タ転送におけるチェック機能がないため、データ転送の
ときに発生したエラーであっても記憶部４０の障害と判
断されてしまうという問題がある。

【００１４】さらに、上記２つのエラー検出方式のうち
後者の場合には記憶装置６内でエラー訂正検出を行って
おり、上位装置５と記憶装置６との間でのデータ転送に
おいてはパリティチェックを行っているだけなので、こ
の間で１ブロックエラーが発生してもデータの訂正が行
われず、リトライ後にその１ブロックエラーが再発生す
るとシステムダウンしてしまうという問題がある。

【００１５】

【発明の目的】本発明は上記のような従来のものの問題
点を除去すべくなされたもので、２ブロック以上のエラ
ーが発生した場合でもより詳細な障害箇所の特定を可能
とし、障害発生箇所の切り分けを可能とするとともに、
上位装置と記憶装置との間の転送において発生した１ブ
ロックエラーの訂正を可能とすることができるエラー検
出回路の提供を目的とする。

【００１６】

【発明の構成】本発明による情報処理装置のエラー検出
回路は、上位装置から記憶装置へのデータの読出し書込
みを複数バイト単位で行う情報処理装置のエラー検出回
路であって、前記記憶装置へのデータに対して予め設定
された所定バイト単位毎に所定バイト単位パリティビッ
トを生成する手段と、前記データおよび前記所定バイト
単位パリティビットからチェックビットを生成する手段
と、前記チェックビットに対してパリティビットを生成
する手段と、前記記憶装置で前記チェックビットに付加
されたパリティビットによって前記チェックビットのパ
リティチェックを行う手段と、前記記憶装置から読出し
た前記データを前記記憶装置から読出した前記所定バイ
ト単位パリティビットによって前記所定バイト単位毎に
パリティチェックを行う手段と、前記記憶装置から読出
した前記データおよび前記所定バイト単位パリティビッ
トのエラー訂正検出を前記記憶装置から読出した前記チ
ェックビットによって行う手段とを前記上位装置に設
け、前記上位装置で前記データに付加された前記所定バ
イト単位パリティビットによって前記データを前記所定
バイト単位毎にパリティチェックを行いかつ前記チェッ
クビットに付加されたパリティビットによって前記チェ
ックビットのパリティチェックを行う手段と、前記上位
装置からの前記データと前記所定バイト単位パリティビ
ットと前記チェックビットとを格納する格納手段と、前
記格納手段から読出した前記データを前記格納手段から
読出した前記所定バイト単位パリティビットによって前
記所定バイト単位毎にパリティチェックを行う手段と、
前記格納手段から読出された前記チェックビットに対し
てパリティビットを生成する手段とを前記記憶装置に設
けたことを特徴とする。

【００１７】

【実施例】次に、本発明の一実施例について図面を参照
して説明する。

【００１８】図１は本発明の一実施例の構成を示すブロ
ック図である。図において、上位装置１は記憶装置２に
対してデータの書込み読出しを行う。この上位装置１内
のパリティ生成回路１１は書込みデータ出力回路１０か
ら出力されたｉバイトの書込みデータをｋバイト（ｋ＝
ｉ／２，ｉ／３，ｉ／４，……）単位に分割し、分割し
たｋバイトの書込みデータ各々に書込みパリティを生成
する。パリティ生成回路１１はｋバイトの書込みデータ
各々に対して生成したｈビット（ｈ＝ｉ／ｋ）の書込み
パリティをチェックビット生成回路１２および記憶装置
２に送出する。

【００１９】チェックビット生成回路１２は書込みデー
タ出力回路１０からのｉバイトの書込みデータおよびパ
リティ生成回路１１からのｈビットの書込みパリティか
らｊビットの書込みチェックビットを生成し、このｊビ
ットの書込みチェックビットをパリティ生成回路１３お
よび記憶装置２に送出する。パリティ生成回路１３はチ
ェックビット生成回路１２からのｊビットの書込みチェ
ックビットに対して１ビットのパリティを生成し、この
１ビットのパリティを記憶装置２に送出する。

【００２０】上位装置１内のパリティチェック回路１４
は記憶装置２内のパリティ生成回路２３で生成された１
ビットのパリティによって記憶部２１から読出したｊビ
ットの読出しチェックビットに対してパリティチェック
を行う。また、パリティチェック回路１５は記憶部２１
から読出したｉバイトの読出しデータおよびｈビットの
読出しパリティからｋバイト単位のパリティチェックを
行う。パリティチェック回路１４，１５におけるパリテ
ィチェックの結果は夫々エラー処理回路１８に報告され
る。

【００２１】エラー訂正検出回路１６は記憶部２１から
読出したｉバイトの読出しデータとｈビットの読出しパ
リティとｊビットの読出しチェックビットとを夫々チェ
ックし、１ブロックエラーの訂正および２ブロック以上
のエラーの検出を行う。エラー訂正検出回路１６は訂正
後のデータを読出しデータ入力回路１７に送出するとと
もに、１ブロックエラーの訂正および２ブロック以上の
エラーの検出の結果をエラー処理回路１８に報告する。

【００２２】エラー処理回路１８は上位装置１内のパリ
ティチェック回路１４，１５およびエラー訂正検出回路
１６からの報告と、記憶装置２内のパリティチェック回
路２０，２２からの報告とをもとにエラー処理を行う。

【００２３】記憶装置２内のパリティチェック回路２０
は上位装置１から送られてくるｉバイトの書込みデータ
をｈビットの書込みパリティによってｋバイト単位にパ
リティチェックする。同時に、パリティチェック回路２
０はｊビットの書込みチェックビットを１ビットのパリ
ティによってパリティチェックし、それらパリティチェ
ックの結果をエラー処理回路１８に報告する。

【００２４】記憶部２１は上位装置１から送られてくる
ｉバイトの書込みデータとｈビットの書込みパリティと
ｊビットの書込みチェックビットとを夫々記憶する。パ
リティチェック回路２２は記憶部２１から読出したｉバ
イトの読出しデータをｈビットの読出しパリティによっ
てｋバイト単位にパリティチェックし、そのパリティチ
ェックの結果をエラー処理回路１８に報告する。パリテ
ィ生成回路２３は記憶部２１から読出したｊビットの読
出しチェックビットに対して１ビットのパリティを生成
し、この１ビットのパリティを上位装置１に送出する。

【００２５】図２は図１のパリティチェック回路１４，
１５，２０，２２のパリティチェックの結果による障害
発生箇所の切り分けを示す図である。これら図１および
図２を用いて本発明の一実施例の動作について説明す
る。

【００２６】記憶装置２にデータの書込みを行う場合、
上位装置１内のパリティ生成回路１１は書込みデータ出
力回路１０から出力されたｉバイトの書込みデータをｋ
バイト単位に分割し、ｋバイトの書込みデータ各々のパ
リティを生成してｈビットの書込みパリティをチェック
ビット生成回路１２および記憶装置２に送出する。

【００２７】チェックビット生成回路１２は書込みデー
タ出力回路１０からのｉバイトの書込みデータおよびパ
リティ生成回路１１からのｈビットの書込みパリティか
らｊビットの書込みチェックビットを生成し、このｊビ
ットの書込みチェックビットをパリティ生成回路１３お
よび記憶装置２に送出する。パリティ生成回路１３はチ
ェックビット生成回路１２からのｊビットの書込みチェ
ックビットに対して１ビットのパリティを生成し、この
１ビットのパリティを記憶装置２に送出する。

【００２８】記憶装置２では記憶部２１の所定のアドレ
スに、上位装置１からのｉバイトの書込みデータとｈビ
ットの書込みパリティとｊビットの書込みチェックビッ
トとを夫々書込む。同時に、パリティチェック回路２０
において上位装置１から送られてくるｉバイトの書込み
データをｈビットの書込みパリティによってｋバイト単
位にパリティチェックするとともに、ｊビットの書込み
チェックビットを１ビットのパリティによってパリティ
チェックする。パリティチェック回路２０はそれらパリ
ティチェックの結果をエラー処理回路１８に報告する。

【００２９】記憶装置２からデータの読出しを行う場
合、パリティチェック回路２２において記憶部２１から
読出したｉバイトの読出しデータをｈビットの読出しパ
リティによってｋバイト単位にパリティチェックし、そ
のパリティチェックの結果をエラー処理回路１８に報告
する。同時に、パリティ生成回路２３において記憶部２
１から読出したｊビットの読出しチェックビットに対し
て１ビットのパリティを生成し、この１ビットのパリテ
ィを上位装置１に送出する。

【００３０】上位装置１ではパリティチェック回路１４
において記憶部２１から読出したｊビットの読出しチェ
ックビットを１ビットのパリティによってパリティチェ
ックする。また、パリティチェック回路１５において記
憶部２１から読出したｉバイトの読出しデータをｈビッ
トの読出しパリティによってｋバイト単位にパリティチ
ェックする。これらパリティチェック回路１４，１５に
おけるパリティチェックの結果は夫々エラー処理回路１
８に報告される。

【００３１】さらに、エラー訂正検出回路１６において
記憶部２１から読出したｉバイトの読出しデータとｈビ
ットの読出しパリティとに対してｊビットの読出しチェ
ックビットによって１ブロックエラーの訂正と２ブロッ
ク以上のエラーの検出とを行う。エラー訂正検出回路１
６における１ブロックエラーの訂正および２ブロック以
上のエラーの検出の結果はエラー処理回路１８に報告さ
れる。

【００３２】このエラー訂正検出回路１６で１ブロック
エラーを検出した場合にはｉバイトの読出しデータを訂
正して読出しデータ入力回路１７に入力し、その他の場
合にはｉバイトの読出しデータをそのまま読出しデータ
入力回路１７に入力する。

【００３３】エラー訂正検出回路１６で１ブロックエラ
ーまたは２ブロック以上のエラーを検出した場合、エラ
ー処理回路１８は上位装置１内のパリティチェック回路
１４，１５からの報告と、記憶装置２内のパリティチェ
ック回路２０，２２からの報告とをもとに、図２に示す
ように、障害の発生箇所を「上位装置１から記憶装置２
への転送」と「記憶装置２」と「記憶装置２から上位装
置１への転送」との３つに切り分ける。

【００３４】すなわち、パリティチェック回路１４，１
５，２０，２２のうちいずれでもエラーが検出されない
とき、エラー処理回路１８は障害が記憶装置２において
発生したと判断する。

【００３５】パリティチェック回路１４，１５のうちい
ずれか一方であるいは両方でエラーが検出されたとき、
エラー処理回路１８は障害が記憶装置２から上位装置１
への転送において発生したと判断する。

【００３６】パリティチェック回路２２のみでエラーが
検出されたとき、またはパリティチェック回路１４，２
２でエラーが検出されたとき、あるいはパリティチェッ
ク回路１４，１５，２２でエラーが検出されたとき、エ
ラー処理回路１８は障害が記憶装置２と記憶装置２から
上位装置１への転送とにおいて発生したと判断する。こ
れに対して、パリティチェック回路１５，２２でエラー
が検出されたとき、エラー処理回路１８は障害が記憶装
置２において発生したと判断する。

【００３７】パリティチェック回路２０のみでエラーが
検出されたとき、エラー処理回路１８は障害が上位装置
１から記憶装置２への転送と記憶装置２とにおいて発生
したと判断する。

【００３８】パリティチェック回路２０でエラーが検出
され、かつパリティチェック回路１４，１５のうちいず
れか一方であるいは両方でエラーが検出されたとき、エ
ラー処理回路１８は障害が上位装置１から記憶装置２へ
の転送と記憶装置２と記憶装置２から上位装置１への転
送とにおいて発生したと判断する。

【００３９】パリティチェック回路２０，２２でエラー
が検出されたとき、またはパリティチェック回路１４，
２０，２２でエラーが検出されたとき、あるいはパリテ
ィチェック回路１４，１５，２０，２２でエラーが検出
されたとき、エラー処理回路１８は障害が上位装置１か
ら記憶装置２への転送と記憶装置２から上位装置１への
転送とにおいて発生したと判断する。これに対して、パ
リティチェック回路１５，２０，２２でエラーが検出さ
れたとき、エラー処理回路１８は障害が上位装置１から
記憶装置２への転送で発生したと判断する。

【００４０】このように、上位装置１のパリティチェッ
ク回路１４と記憶装置２のパリティチェック回路２０と
におけるｊビットのチェックビットに対する１ビットの
パリティによるチェック結果と、上位装置１のパリティ
チェック回路１５と記憶装置２のパリティチェック回路
２０，２２とにおけるｉバイトのデータに対するｈビッ
トのパリティによるｋバイト単位のチェック結果と、エ
ラー訂正検出回路１６によるｉバイトのデータとｈビッ
トのパリティとに対するｊビットの読出しチェックビッ
トによる１ブロックエラーの訂正と２ブロック以上のエ
ラーの検出との結果をもとにエラー処理回路１８でエラ
ー処理を行うことによって、２ブロック以上のエラーが
発生した場合でも障害箇所をｋバイト単位で特定するこ
とができ、より詳細な障害箇所の特定を可能とすること
ができる。

【００４１】また、１ブロックエラーまたは２ブロック
以上のエラーを検出した場合、上位装置１から記憶装置
２への転送で発生した障害か、記憶装置２で発生した障
害か、記憶装置２から上位装置１への転送で発生した障
害かを、つまり障害発生箇所の切り分けを可能とするこ
とができ、交換部品数および障害調査時間を削減するこ
とができる。

【００４２】さらに、上位装置１と記憶装置２との間の
転送において発生した１ブロックエラーは訂正が可能で
あり、その障害が固定障害であってもシステムをダウン
させることなく、修理実施までデータを訂正しながら動
作させることができる。

【００４３】

【発明の効果】以上説明したように本発明によれば、記
憶装置へのデータの書込み時に該データに対して予め設
定された所定バイト単位毎に生成された所定バイト単位
パリティビットによって該データを所定バイト単位毎に
パリティチェックを、該データおよびその所定バイト単
位パリティビットから生成されたチェックビットに付加
されたパリティビットによって該チェックビットのパリ
ティチェックを夫々記憶装置側で行い、記憶装置からの
該データの読出し時に該データとともに読出された所定
バイト単位パリティビットによって該データを所定バイ
ト単位毎にパリティチェックを記憶装置側で行うととも
に、記憶装置から読出した該データを該所定バイト単位
パリティビットによって所定バイト単位毎にパリティチ
ェックを、記憶装置から読出したチェックビットに付加
されたパリティビットによって該チェックビットのパリ
ティチェックを夫々上位装置側で行い、記憶装置から読
出したデータおよび所定バイト単位パリティビットのエ
ラー訂正検出を記憶装置から読出したチェックビットに
よって行うことによって、２ブロック以上のエラーが発
生した場合でもより詳細な障害箇所の特定を可能とし、
障害発生箇所の切り分けを可能とするとともに、上位装
置と記憶装置との間の転送において発生した１ブロック
エラーの訂正を可能とすることができるという効果があ
る。

【図面の簡単な説明】

【図１】本発明の一実施例の構成を示すブロック図であ
る。

【図２】図１のパリティチェック回路のパリティチェッ
クの結果による障害発生箇所の切り分けを示す図であ
る。

【図３】従来例の構成を示すブロック図である。

【図４】従来例の構成を示すブロック図である。

【符号の説明】

１ 上位装置 ２ 記憶装置 １１，１３，２３ パリティ生成回路 １２ チェックビット生成回路 １４，１５，２０，２２ パリティチェック回路 １６ エラー訂正検出回路 １８ エラー処理回路 ２１ 記憶部

Claims (1)

【特許請求の範囲】
1. 【請求項１】 上位装置から記憶装置へのデータの読出
   し書込みを複数バイト単位で行う情報処理装置のエラー
   検出回路であって、 前記記憶装置へのデータに対して予め設定された所定バ
   イト単位毎に所定バイト単位パリティビットを生成する
   手段と、前記データおよび前記所定バイト単位パリティ
   ビットからチェックビットを生成する手段と、前記チェ
   ックビットに対してパリティビットを生成する手段と、
   前記記憶装置で前記チェックビットに付加されたパリテ
   ィビットによって前記チェックビットのパリティチェッ
   クを行う手段と、前記記憶装置から読出した前記データ
   を前記記憶装置から読出した前記所定バイト単位パリテ
   ィビットによって前記所定バイト単位毎にパリティチェ
   ックを行う手段と、前記記憶装置から読出した前記デー
   タおよび前記所定バイト単位パリティビットのエラー訂
   正検出を前記記憶装置から読出した前記チェックビット
   によって行う手段とを前記上位装置に設け、 前記上位装置で前記データに付加された前記所定バイト
   単位パリティビットによって前記データを前記所定バイ
   ト単位毎にパリティチェックを行いかつ前記チェックビ
   ットに付加されたパリティビットによって前記チェック
   ビットのパリティチェックを行う手段と、前記上位装置
   からの前記データと前記所定バイト単位パリティビット
   と前記チェックビットとを格納する格納手段と、前記格
   納手段から読出した前記データを前記格納手段から読出
   した前記所定バイト単位パリティビットによって前記所
   定バイト単位毎にパリティチェックを行う手段と、前記
   格納手段から読出された前記チェックビットに対してパ
   リティビットを生成する手段とを前記記憶装置に設けた
   ことを特徴とするエラー検出回路。