KR19990077461A - 컴퓨터시스템내의단일주변장치연결부(ｐｃｉ)호스트브리지에의해다수의ｐｃｉ버스를지원하는방법및시스템 - Google Patents

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Abstract

본 발명은 데이터 처리 시스템 내의 다수의 주변 장치 연결부 (Peripheral Component Interconnect: PCI) 인터페이스를 구비하는 단일 PCI 호스트 브리지(host bridge)를 통해 다수의 주변 장치 로컬 버스를 지원하는 방법 및 장치에 관한 것이다. 본 발명에 따른 방법 및 시스템에서는 프로세서와 시스템 메모리가 시스템 버스와 연결된다. 제1 및 제2 PCI 로컬 버스는 PCI 호스트 브리지를 통해 시스템 버스와 연결된다. 제1 및 제2 PCI 로컬 버스는 여러 인라인 전자 스위치 세트(sets of in-line electronic switch)를 구비하며, PCI 로컬 버스는 상기 인라인 전자 스위치에 의해 복수의 PCI 주변 장치 슬롯을 지원하는 PCI 로컬 버스 세그먼트로 분할된다. 여러 인라인 전자 스위치 세트는 PCI 호스트 브리지 내의 버스 제어 논리 회로(bus control logic)에 의해 개폐되며, 최대 14개의 PCI 주변 장치 슬롯은 상기 인라인 전자 스위치 세트의 개폐에 따라 단일 PCI 호스트 브리지를 통해 시스템 버스를 액세스한다.

Description

컴퓨터 시스템 내의 단일 주변 장치 연결부(ＰＣＩ) 호스트 브리지에 의해 다수의 ＰＣＩ 버스를 지원하는 방법 및 시스템{METHOD AND SYSTEM FOR SUPPORTING MULTIPLE PERIPHERAL COMPONENT INTERCONNECT (PCI) BUSES BY A SINGLE PCI BRIDGE WITHIN A COMPUTER SYSTEM}
일반적으로 본 발명은 데이터를 처리하는 방법 및 시스템에 관한 것으로, 구체적으로는 컴퓨터 시스템 내의 다수의 PCI 로컬 버스에 액세스하기 위한 방법 및 시스템에 관한 것이다. 더 구체적으로 말하면, 본 발명은 컴퓨터 시스템 내의 단일 PCI 호스트 브리지에 의해 다수의 PCI 로컬 버스를 취급하기 위한 방법 및 시스템에 관한 것이다.
컴퓨터 시스템은 일반적으로 시스템 버스(system bus), 로컬 버스(local buses), 및 주변장치 버스(peripheral buses)와 같은 여러 가지 형태의 버스를 포함한다. 여러 가지 전자 회로 장치 및 구성요소들은 상호통신이 가능하도록 이들 버스를 통해 서로 연결되어 있다.
일반적으로 CPU(Central Processing Unit)는 시스템 버스에 부착되어 있는데, CPU는 이 시스템 버스를 통해 거기에 연결되어 있는 시스템 메모리와 직접 통신한다. 또한 로컬 버스를 사용하여 저속 표준 확장 버스(slower standard expansion bus)가 아닌 소정의 고도로 집적된 주변 장치(highly integrated peripheral component)와 연결될 수 있다. 이러한 로컬 버스 중의 하나가 공지된 PCI 버스이다. 표준 PCI 로컬 버스를 사용하는 경우, 글루 논리 회로(glue logic)를 사용할 필요 없이 주변 장치(peripheral component)와 PCI 로컬 버스를 직접 연결할 수 있는데, 여기서 글루 논리 회로는 "서로 다른 집적 회로 사이의 신호를 매치(match)하는데 필요한 다량의 칩"을 의미한다. 따라서 PCI가 그래픽 장치 및 하드디스크 드라이브와 같은 고성능 주변 장치를 CPU에 연결시킬 수 있는 표준 버스를 제공하게 되고, 이들 고성능 주변 장치는 일반적으로 확장 버스와 관련하여 발생되는 액세스 대기시간(latency) 및 대역폭 제약(bandwidth constraints) 문제를 피할 수 있게 된다. ISA(Industry Standard Architecture) 버스와 같은 확장 버스는 여러 가지 주변 장치를 컴퓨터 시스템과 연결하기 위한 장치이다. 이들 주변 장치는 일반적으로 키보드, 플로피 드라이브, 및 프린터와 같은 입/출력(input/output: I/O) 장치를 포함한다.
또한 33 MHz에서 동작하는 표준 PCI 로컬 버스를 사용하는 경우, 버스 상의 로딩 제한(loading constraints) 때문에, 단지 4개의 주변 장치 커넥터 슬롯(peripheral component connector slot)만을 PCI 버스에 부착할 수 있다. 이러한 기술적 제약을 극복하기 위해, 설계자들은 제2 또는 그 이상의 PCI 로컬 버스를 추가하여 컴퓨터 시스템의 실사용자들이 버스마다 4개 이상의 슬롯을 추가할 수 있도록 한다. 그러나 PCI 버스로부터 시스템 버스로 정보를 전송하기 위해서는 PCI 호스트 브리지가 필요하다. 그러므로 설계자들은 하나 이상의 PCI 로컬 버스 이외에, 다수의 PCI 버스를 지원하기 위한 다수의 PCI 호스트 브리지 및/또는 PCI-PCI간 브리지(PCI-to-PCI bridge)를 추가해야 하며, 이는 시스템의 복잡성을 증대시켜 비용이 더 많이 소요되는 결과를 초래한다.
그러므로 다수의 PCI 버스를 지원하기 위한 다수의 PCI 호스트 브리지 및/또는 PCI-PCI간 브리지를 요구하는 PCI 기반 시스템(PCI-based system)에 있어서, 단일 PCI 호스트 브리지를 사용하여 다수의 PCI 버스를 지원함으로써 필요한 브리지의 수를 최소화하는 것이 바람직하다. 또한 33 MHz로 4개 이상의 주변 장치 슬롯을 지원할 수 있는 PCI 호스트 브리지를 구비하는 것이 바람직하다. 본 발명은 이전의 종래 기술에 의해 포함되지 않은 새롭고 독창적인 방식으로 이러한 모든 문제점들을 해결한다.
전술한 바와 같이, 본 발명의 목적은 개선된 데이터 처리 방법 및 시스템을 제공하는 것이다.
본 발명의 다른 목적은 데이터 처리 시스템 내의 단일 PCI 호스트 브리지를 사용하여 다수의 PCI 로컬 버스를 핸들링하는 개선된 방법 및 시스템을 제공하는 것이다.
본 발명의 또 다른 목적은 데이터 처리 시스템 내의 33 MHz로 동작하는 각 PCI 버스마다 4개 이상의 주변 장치 슬롯을 지원하는 개선된 방법 및 시스템을 제공하는 것이다.
본 발명의 방법 및 시스템에 의하면, 프로세서 및 시스템 메모리가 시스템 버스와 연결된다. 복수의 PCI 로컬 버스가 단일 PCI 호스트 브리지를 통해 시스템 버스와 연결된다. 복수의 PCI 로컬 버스는 인라인 전자 스위치(in-line electronic switch) 세트들을 구비하며, 각 PCI 로컬 버스는 상기 인라인 전자 스위치 세트에 의해 복수의 PCI 주변 장치 슬롯을 지원하는 PCI 로컬 버스 세그먼트로 분할된다. 상기 인라인 전자 스위치는 PCI 호스트 브리지 내의 버스 제어 논리 회로(bus control logic)에 의해 개폐되며, 상기 인라인 전자 스위치의 개폐에 따라 PCI 버스당 최대 8개의 PCI 주변 장치 슬롯이 PCI 호스트 브리지를 통해 33 MHz로 동작하는 시스템 버스를 액세스한다.
본 발명의 모든 목적, 특징, 및 이점은 다음의 상세한 설명을 통해 명확하게 기술된다.
도 1은 본 발명의 바람직한 실시예를 활용할 수 있는 PCI 로컬 버스 구조(local bus architecture)를 가지는 일반적인 컴퓨터 시스템을 도시하는 블록도이다.
도 2는 개별 PCI 호스트 브리지 하의 개별 PCI 로컬 버스를 구비하는 종래 기술에 의한 구성을 도시하는 블록도이다.
도 3은 본 발명의 바람직한 실시예에 따라 단일 PCI 호스트 브리지 하의 개별 PCI 로컬 버스를 구비하는 구성을 도시하는 블록도이다.
본 발명의 신규한 특징으로 간주되는 특성은 첨부된 특허청구범위에 설명되어 있다. 그러나 첨부된 도면을 참조하여 다음의 예시적인 실시예에 대한 상세한 설명을 읽는다면 본 발명 자체뿐만 아니라 본 발명의 바람직한 실시 형태, 추가 목적 및 이점을 가장 잘 이해할 수 있을 것이다.
본 발명은 다수의 서로 다른 운영 체제(operating system)하의 다양한 컴퓨터에 적용가능하다. 이러한 컴퓨터로서는 예를 들어 개인용 컴퓨터(personal computer), 미니-컴퓨터(mini-computer), 또는 메인프레임 컴퓨터(mainframe computer) 등이 있다. 예시를 목적으로 아래에 기술되어 있는 본 발명의 바람직한 실시예는 RS/6000(IBM사에서 제조하는 시리즈)과 같은 미니 컴퓨터 상에서 구현된다.
이하, 도면들을 참조하여 설명하는데, 동일한 도면부호는 동일한 구성요소를 표시한다. 본 발명의 바람직한 실시예를 활용할 수 있도록 PCI 로컬 버스 구조를 가지는 일반적인 컴퓨터 시스템(10)의 블록도가 도 1에 도시되어 있다. 도 1에 도시되어 있는 바와 같이, 프로세서(12), 캐시 메모리(14), 메모리 제어장치(16) 및 DRAM(Dynamic Random Access Memory: 18)은 모두 컴퓨터 시스템(10)의 시스템 버스(20)와 연결된다. 또한 프로세서(12), 캐시 메모리(14), 메모리 제어장치(16) 및 DRAM(18)은 PCI 호스트 브리지(24)를 통해 컴퓨터 시스템(10)의 PCI 로컬 버스(22)와 연결된다. PCI 호스트 브리지(24)는 버스 메모리 및/또는 I/O 어드레스 공간 내에 매핑된 PCI 장치를 프로세서(12)가 직접 액세스할 수 있도록 하는 대기시간이 짧은 경로(low latency path)를 제공한다. 또한 PCI 호스트 브리지(24)는 PCI 장치가 DRAM을 직접 액세스하도록 하는 고대역 경로(high bandwidth path)를 제공한다. 본 발명을 제한하고자 함이 아니라 단지 하나의 예시로서, PCI 호스트 브리지(24)는 데이터 버퍼링(buffering)/포스팅(posting) 및 중재(arbitration)와 같은 여러 가지 기능을 포함할 수 있다.
도 1을 다시 참조하여 설명하면, PCI 로컬 버스(22)에 근거리 통신망 인터페이스(local-area network(LAN) interface: 26), 소형 컴퓨터 시스템 인터페이스(small computer system(SCSI) interface: 28) 및 확장 버스 인터페이스(expansion bus interface: 30)와 같은 다른 장치가 연결될 수 있다. LAN 인터페이스(26)는 컴퓨터 시스템(10)을 이써넷(Ethernet) 또는 토큰링(Token-Ring)과 같은 근거리 통신망(32)과 연결하기 위한 장치이다. SCSI 인터페이스(28)는 고속 SCSI 디스크 드라이브(34)를 제어하기 위해 사용된다. 확장 버스 인터페이스(30)는 ISA 버스, EISA 버스 및/또는 마이크로채널 구조(MicroChannel Architecture: MCA)와 같은 기타 다른 확장 버스(36)를 PCI 로컬 버스(22)와 연결한다. 일반적으로 소정의 기본 입/출력 기능(basic I/O function: 46)을 행하기 위한 여러 주변 장치가 확장 버스(36)중 하나에 부착된다.
일반적으로 PCI 로컬 버스(22)는, 버스 상의 로딩 효과(loading effect) 때문에, 제2 PCI 로컬 버스(도시되지 않음)를 추가하는 것과 같이 확장 기능을 추가할 필요가 없이 최대 4개의 애드-인 기판 커넥터(add-in board connector)를 지원한다. 애드-인 기판 커넥터를 통해 PCI 로컬 버스(22)에 부착될 수 있는 이러한 장치들로서는, 예를 들어, 도 1에 도시되어 있는 오디오 어댑터 기판(audio adapter board: 38), 모션 비디오 어댑터 기판(motion video adapter board: 40), 및 모니터(44)와 연결된 그래픽 어댑터 기판(42)들이 있다.
도 2를 참조하여 설명하면, 개별 PCI 호스트 브리지 하의 개별 PCI 로컬 버스를 구비하는 종래 기술에 의한 구성이 도 2에 도시되어 있다. 도시되어 있는 바와 같이, 프로세서(48) 및 시스템 메모리(50)는 상호통신이 가능하도록 시스템 버스(20)를 통해 연결되어 있다. 본 발명을 제한하고자 함이 아니라 하나의 예시로서, 시스템 버스(20)는 32 비트의 메모리 어드레스 공간 및 16 비트의 I/O 어드레스 공간을 제공한다. PCI 호스트 브리지(52)는 시스템 버스(20)와 연결된 버스 에이전트(agent)와 PCI 로컬 버스 A(56)와 연결된 버스 에이전트 사이의 통신을 가능하게 한다. 또한 PCI-ISA간 브리지(PCI-to-ISA: 60)는 ISA 버스(62)와 연결된 버스 에이전트(ISA 장치: 64)와 시스템 메모리(50) 사이의 통신을 가능하게 하며, 여기서 ISA 버스(62)는 확장버스이다. 또한 PCI-ISA간 브리지(60)는 프로세서(48)와 ISA 버스(62)와 연결된 버스 에이전트(ISA 장치: 64) 사이의 통신을 가능하게 한다.
도 2를 다시 참조하여 설명하면, PCI 장치(66, 68, 70)는 통신을 위해 PCI 로컬 버스 A(56)를 통해 연결된 버스 에이전트이다. 또한 버스 에이전트로서의 PCI 호스트 브리지(52) 및 PCI-ISA간 브리지(60)는 상호통신을 위해 PCI 로컬 버스(56)를 통해 연결되어 있다. PCI 호스트 브리지(52) 및 PCI-ISA간 브리지(60)는 액세스 사이클 동안 PCI 로컬 버스(56) 상에서 개시 장치(initiator)가 될 수도 있으며 타겟 장치(target)가 될 수도 있다. 도 2에 도시되어 있듯이, PCI 호스트 브리지(52) 이외에도, 또한 제2 PCI 호스트 브리지(54)가 시스템 버스(20)에 연결되어 있다. PCI 호스트 브리지(52)와 유사하게, PCI 호스트 브리지(54)는 시스템 버스(20)와 연결된 버스 에이전트와 제2 PCI 로컬 버스 B(58)와 연결된 버스 에이전트 사이의 통신을 가능하게 한다. PCI 장치(72) 및 PCI 장치(74)와 같은 PCI 장치가 PCI 로컬 버스 B(58)에 연결되어 있다.
본 발명의 바람직한 실시예에 따른 PCI 호스트 브리지(76)의 블록도가 도 3에 도시되어 있다. 도시되어 있는 바와 같이, PCI 호스트 브리지(76)는 복수의 PCI 로컬 버스, 즉 PCI 로컬 버스 A(56)와 PCI 로컬 버스 B(58)를 지원할 수 있다. 도 3에 도시되어 있는 바와 같이, 각 PCI 버스에 2개의 인라인 전자 스위치 세트를 연결하여, 각 버스마다 최대 4개의 PCI 버스를 활용하는 버스 세그먼트를 제공한다. 이들 인라인 전자 스위치 세트들은 PCI 버스와 관련된 적당한 PCI 신호 모두에 종합 스위칭 메커니즘(total switching mechanism)을 추가로 제공하여 버스 상에서 신호들을 분리하며, 이에 대해서는 아래에서 상세하게 기술한다.
도 3을 다시 참조하여 설명하면, 2개의 인라인 전자 스위치 SW-B1(86) 및 SW-B2(88) 세트가 PCI 로컬 버스 B(58)를 따라 삽입되어, PCI 로컬 버스 세그먼트 B1(90) 및 B2(92)를 각각 생성한다. PCI 사양에 의하면, PCI 로컬 버스 B(58)의 버스 로딩 설계 조건은 33 MHz의 동작에서 33 MHz까지의 최대 주파수에 대해 통상적으로 10개의 로드(load)라는 것이다. PCI 버스 B(58)에 하나의 PCI 슬롯을 연결하는 것 자체가 2개의 로드를 나타낸다. 도 3에 도시된 바와 같이, 로컬 버스 세그먼트 B1(90) 및 B2(92)는 각각 4개의 주변 장치 슬롯(112 및 114)에 부착되어 있으며, 따라서 각 버스 세그먼트 상에는 총 8개의 로드가 존재한다. 아래에 상세하게 기술되어 있듯이, 호스트 브리지(76)가 하나의 로드를 추가하고, 다른 버스 세그먼트 즉 PCI 로컬 버스 A(56) 상의 개방 스위치가 하나 이상의 추가 로드를 추가하므로, 각 로컬 버스 세그먼트 B1(90) 및 B2(92) 상에는 각각 총 10개의 로드가 존재한다.
도 3에 도시되어 있듯이, PCI 로컬 버스 세그먼트 B1(90) 및 B2(92)는 PCI 장치(도시되지 않음)를 수용(receive)하는 4개의 PCI 주변 장치 슬롯(애드-인 기판 커넥터: 112, 114)을 각각 지원한다. 전술한 10개의 로드 필요조건을 충족시키기 위해서는, PCI 로컬 버스 B(58) 상에서 한번에 하나의 스위치 세트만을 닫힌 상태로 하여 전체 10개의 로드를 생성해야 한다는 것을 이해해야 한다. 따라서 스위치 SW-B1(86) 및 SW-B2(88)를 개폐함으로써 PCI 로컬 버스 B(58)를 세그먼트의 국부적인 영향(local effects of the segment)으로부터 효율적으로 차단시키고, 개방 스위치 뒤에 4개의 주변 장치 슬롯을 추가함으로써 PCI 로컬 버스 B(58) 상에서 8개의 슬롯을 사용할 수 있도록 하며, 따라서 도 2에 도시된 제2 PCI 호스트 브리지(54)가 필요 없게 된다.
도 3을 다시 참조하여 설명하면, 2 세트의 인라인 전자 스위치 SW-A1(78) 및 SW-A2(80)가 PCI 로컬 버스 A(56)를 따라 삽입되어, PCI 로컬 버스 세그먼트 A1(82) 및 A2(84)를 각각 생성한다. 전술한 바와 같이, PCI 로컬 버스 A(56)의 버스 로딩 설계 조건은 33 MHz의 동작에서 33 MHz까지의 최대 주파수에 대해 통상적으로 10개의 로드라는 것이다. 다시 설명하면, PCI 버스 A(56)에 PCI 슬롯을 부착하는 것 자체가 2개의 로드를 나타낸다. 도 3에 도시된 바와 같이, 로컬 버스 세그먼트 A1(82) 및 A2(84)에는 각각 3개의 주변 장치 슬롯(96, 98)에 부착되어 있으므로 각 버스 상에서는 총 6개의 로드가 존재한다. 호스트 브리지(76)가 하나의 로드를 추가하고, PCI 로컬 버스 B(58) 상의 개방 스위치 SW-B1(86) 및 SW-B2(88)가 하나 이상의 추가 로드를 추가하므로 각 PCI 로컬 버스 세그먼트 A1(82) 및 A2(84) 상에서는 각각 총 8개의 로드가 존재한다. 전술한 바와 같이, 개방 스위치 SW-A1(78) 및 SW-A2(80)는 PCI 로컬 버스 B(58) 상에 추가 로드를 추가한다. PCI 로컬 버스 세그먼트 A1(82) 및 A2(84)의 각 측의 3개의 주변 장치 슬롯(96, 98)은 스위치 SW-A1(78)과 SW-A2(80) 중의 하나가 닫힌 상태가 되면, 6개의 로드를 나타내고, 각 버스 세그먼트 상의 하나 미만의 슬롯으로 제한되어 PCI 로컬 버스 B(58)의 슬롯을 통과하게 될 와이어의 트레이스 길이가 추가(이러한 버스 세그먼트에 대략 동일한 수의 추가 로드(equivalent additional load)를 추가함)되도록 허용한다.
도 3에 도시되어 있듯이, PCI 로컬 버스 세그먼트 A1(82) 및 A2(84)는 PCI 장치(도시되지는 않음)를 수용하는 3개의 PCI 주변 장치 슬롯(애드-인 기판 커넥터: 96, 98)을 각각 지원하며, PCI 로컬 버스 B(58)의 슬롯을 통과하기 위해 필요한 별도의 와이어링(extra wiring)에 의해 추가 로드가 추가된다. 10개의 로드 필요조건을 충족시키기 위해, PCI 로컬 버스 A(56) 상에서 항상 한번에 하나의 스위치 세트만이 닫힌 상태가 될 수 있다는 것을 이해해야 한다. 따라서 스위치 SW-A1(78) 및 SW-A2(80)를 개폐함으로써 PCI 로컬 버스(56)를 세그먼트의 국부적인 영향으로부터 효율적으로 차단시키고, 개방 스위치 뒤에 3개의 주변 장치 슬롯을 추가함으로써 PCI 로컬 버스 A(56) 상에서 6개의 슬롯을 사용할 수 있도록 한다. 도시되지는 않았지만, PCI 로컬 버스 B(58) 없이도 PCI 로컬 버스 A(56)는 8개의 장치 슬롯을 지원할 수 있었다는 것을 이해해야 한다. 또한 2 세트의 인라인 전자 스위치 세트를 단일 풀 더블 스로우 스위치(full double throw switch)로 대체할 수 있다. 이러한 구성에 의해, 각 PCI 호스트 브리지는 14개의 주변 장치 슬롯을 지지한다.
도 3을 다시 참조하면, PCI 호스트 브리지(76)는 어드레스 디코드(100), 범위 레지스터(101) 및 중재기 제어(102)를 구비하는 버스 제어 논리 회로(94)를 포함하며, 상기 버스 제어 논리 회로(94)는 버스 동작 시에 스위치 SW-A1(78), SW-A2(80), SW-B1(86) 및 SW-B2(88)의 "턴온(turn-on)" 및 "턴오프(turn-off)" 시퀀스를 각각 제어한다. 전술한 바와 같이, PCI 로컬 버스 A(56) 또는 버스 B(58) 중의 하나를 사용하는 경우, 버스 동작 시에 마스터(master) 및 타겟이 버스 A(56) 또는 버스 B(58) 중 어디에 위치하고 있는 가에 따라, 스위치 SW-A1(78) 및 SW-A2(80) 세트 또는 SW-B1(86) 및 SW-B2(88) 세트 중 하나의 세트만이 동시에 닫힌 상태가 된다.
본 발명을 제한하고자 함이 아니라 단지 하나의 예시로서, 버스 A(56)에 있어서의 버스 제어 논리 회로(94)에 대하여 기술한다. 버스 A(56)에 대한 중재기(102)는 버스(56)상에서 사용권을 획득한(winning) 마스터가 위치하고 있는 위치를 결정한다. 현재의 제어 마스터가 버스 세그먼트 A1(82) 상에 위치하는 경우, 마스터가 버스 세그먼트 A1(82)의 제어를 획득할 때, 스위치 SW-A1(78)은 닫힌 상태가 되고 스위치 SW-A2(80)는 개방 상태가 된다. 시스템 버스(20)를 통해 시스템 메모리(50)에 대한 직접 메모리 액세스(Direct Memory Access: DMA) 동작이 시작되면, 타겟은 호스트 브리지(76)가 된다. 다음 사용권을 획득한 중재기가 세그먼트 A2(84)에 위치하는 경우, 세그먼트 A1(82) 상의 마스터에 대한 허가 라인(grant line: GNT#)이 제거되고, 상기 허가 라인의 대기시간 타이머가 종료되면 버스(56)를 오프하여 버스(56) 상의 사이클을 휴지(idle) 상태로 한다. 버스(56)가 휴지 상태가 되면, 스위치 SW-A1(78)이 개방 상태가 되고, SW-A2(80)가 닫힌 상태가 되며, 세그먼트 A2(84) 상에서 대기중인 사용권을 획득한 마스터로부터의 GNT# 라인이 활성화된다. 세그먼트 A2(84) 내의 사용권을 획득한 마스터가 버스(56) 상의 GNT# 라인이 활성 상태라는 것을 인식하면, 시스템 버스(20)를 통해 시스템 메모리(50)에 대한 직접 메모리 액세스 동작이 시작된다. 요청 라인(request line: REQ#) 및 GNT# 라인(도시되지 않음)이 버스 상에 실리지 않으면, 인라인 스위치 SW-A1(78) 및 SW-A2(80)에 의해 스위치될 수 없음을 인식해야 한다. 설명하지는 않았지만, 또한 PCI 로컬 버스 B(58)를 따라 삽입된 인라인 전자 스위치 SW-B1(86) 및 SW-B2(88)에 대하여 전술한 등가 버스 제어 논리 회로(94)를 제공한다는 것을 인식해야 한다.
도 3을 참조하여 계속하여 설명하면, PCI 로컬 버스 A(56)에 있어서 사용권을 획득한 중재기(102)가 PCI 호스트 브리지(76)인 경우, PCI 호스트 브리지(76) 내에 위치한 (버스 A에 대한) 버스 제어장치(94)의 어드레스 디코드(100) 및 어드레스 범위 레지스터(101)를 사용하여 PCI 호스트 브리지(76)가 액세스하기를 원하는 타겟을 탐색한다. 이러한 어드레스 디코드(100) 및 어드레스 범위 레지스터(101)의 기능은 전술한 중재기(102)와 병렬로 처리된다. 타겟의 위치가 정해지면, PCI 호스트 브리지(76)는 정확한 타겟과 연결되기 위해 인라인 스위치 SW-A1(78) 및 SW-A2(80) 세트 중 어느 스위치가 닫힌 상태가 되어야 하는 것을 인식하게 된다. 다음 타겟이 현재의 제어 마스터와 동일한 버스 세그먼트 상에 있으면, 다음 제어 마스터에 대한 버스 제어가 허가될 때까지 스위치 상태가 변하지 않는다. PCI 호스트 브리지(76)가 중재권을 획득한 경우, PCI 호스트 브리지(76)가 PCI 로컬 버스 A(56)에 대하여 중재하면 어드레스 디코드(100)는 타겟의 위치를 판단한다. 현재의 제어 마스터가 세그먼트 A1(82) 상에 있고 사용권을 획득한 중재기(102)가 PCI 호스트 브리지(76)가 되며, 타겟이 세그먼트 A2(84)상에 위치하는 경우, 세그먼트 A1(82) 상의 마스터에 대한 GNT#는 제거되며, 상기 허가 라인의 대기시간 타이머가 종료될 때, PCI 로컬 버스(56)가 오프되어 PCI 로컬 버스(56) 상의 사이클이 휴지 상태가 된다. PCI 로컬 버스(56)가 휴지 상태가 되면, 스위치 SW-A1(78)이 개방 상태가 되고 스위치 SW-A2(80)가 닫힌 상태가 되며, PCI 호스트 브리지(76)는 버스 세그먼트 A2(84) 상의 타겟에 액세스하기 시작한다. 설명하지는 않았지만, 또한 PCI 로컬 버스 B(58)를 따라 삽입된 인라인 전자 스위치 SW-B1(86) 및 SW-B2(88) 세트에 대하여 전술한 등가 버스 제어 논리 회로(94)가 제공된다는 것을 인식해야 한다.
도 3을 다시 참조하여 설명하면, 로컬 버스 세그먼트 A1(82) 및 A2(84)에 있어서 스위치(78 및 80)의 슬롯(96 및 98) 측에 풀업 레지스터(pull-up resistor: 104, 110)를 부착한다. 이와 유사하게, 로컬 버스 세그먼트 B1(90) 및 B2(92)에 있어서, 스위치(86 및 88)의 슬롯(112 및 114) 측에 풀업 레지스터(106, 108)를 부착한다. 또한 소정의 동작 주파수에서 전체 버스 로딩 요구 및 타이밍 예산(timing budget)이 충족되는 한, 각 PCI 버스는 2개 이상의 세그먼트로 분리될 수 있다.
본 발명의 바람직한 실시예에 대하여 예시하고 기술하였지만, 당업자들은 본 발명의 원리와 범위를 벗어나지 않고 본 발명에 대하여 형식적으로 그리고 상세하게 다양한 변경을 행할 수 있다는 것을 이해해야 한다.
본 발명은 개선된 데이터 처리 방법 및 시스템을 제공하며, 처리 시스템 내의 단일 PCI 호스트 브리지를 사용하여 다수의 PCI 로컬 버스를 취급하는 개선된 방법 및 시스템을 제공하며, 데이터 처리 시스템 내의 33 MHz로 동작하는 각 PCI 버스마다 4개 이상의 주변 장치 슬롯을 지원하는 개선된 방법 및 시스템을 제공한다.

Claims (20)

  1. 주변 장치 연결부(Peripheral Component Interconnect: PCI) 버스를 구비하는 컴퓨터 시스템에 있어서,
    프로세서 및 시스템 메모리와 연결된 시스템 버스;
    PCI 호스트 브리지를 통해 상기 시스템 버스와 연결된 복수의 PCI 로컬 버스; 및
    상기 복수의 PCI 로컬 버스와 연결된 복수의 PCI 주변 장치 슬롯―여기서 적어도 하나의 상기 주변 장치 슬롯은 상기 프로세서 및 상기 시스템 메모리와 데이터를 공유함―
    을 포함하는 PCI 버스를 구비하는 컴퓨터 시스템.
  2. 제1항에 있어서,
    제1 PCI 로컬 버스를 구성하는 상기 복수의 PCI 로컬 버스가 제1 및 제2 인라인 전자 스위치 세트를 포함하며,
    상기 제1 인라인 전자 스위치 세트는 제1 PCI 로컬 버스 세그먼트를 구성하고,
    상기 제2 인라인 전자 스위치 세트는 제2 PCI 로컬 버스 세그먼트를 구성하는
    PCI 버스를 구비하는 컴퓨터 시스템.
  3. 제2항에 있어서,
    상기 제1 PCI 로컬 버스 세그먼트는 최대 33 MHz로 동작할 때 최대 4개의 PCI 주변 장치 슬롯을 포함하고,
    상기 제2 PCI 로컬 버스 세그먼트는 최대 33 MHz로 동작할 때 최대 4개의 PCI 주변 장치 슬롯을 포함하며,
    상기 인라인 전자 스위치 세트 중 한 스위치 세트가 닫힌 상태가 되면, 상기 인라인 전자 스위치 세트 중 다른 스위치 세트는 개방 상태가 되는
    PCI 버스를 구비하는 컴퓨터 시스템.
  4. 제3항에 있어서,
    상기 PCI 호스트 브리지는 버스 제어 논리 회로―여기서 버스 제어 논리 회로는 어드레스 디코드, 범위 레지스터, 및 중재기 제어를 포함하며, 마스터 및 타겟이 상기 제1 및 제2 PCI 로컬 버스 세그먼트 중 어느 세그먼트 상에 위치하는 가에 따라 상기 제1 및 제2 인라인 스위치 세트가 개폐되는 시간을 결정함―를 포함하는 PCI 버스를 구비하는 컴퓨터 시스템.
  5. 제2항에 있어서,
    상기 제1 PCI 로컬 버스 세그먼트는 최대 33 MHz로 동작할 때 최대 3개의 PCI 주변 장치 슬롯을 포함하고,
    상기 제2 PCI 로컬 버스 세그먼트는 최대 33 MHz로 동작할 때 최대 3개의 PCI 주변 장치 슬롯을 포함하며,
    상기 인라인 전자 스위치 세트 중 한 스위치 세트가 닫힌 상태가 되면, 상기 인라인 전자 스위치 세트 중 다른 스위치 세트는 개방 상태가 되는
    PCI 버스를 구비하는 컴퓨터 시스템.
  6. 제5항에 있어서,
    상기 제2 PCI 로컬 버스는 제3 및 제4 인라인 전자 스위치 세트를 포함하며,
    상기 제3 인라인 전자 스위치 세트는 제3 PCI 로컬 버스 세그먼트를 구성하고,
    상기 제4 인라인 전자 스위치 세트는 제4 PCI 로컬 버스 세그먼트를 구성하는
    PCI 버스를 구비하는 컴퓨터 시스템.
  7. 제6항에 있어서,
    상기 제3 PCI 로컬 버스 세그먼트는 최대 33 MHz로 동작할 때 최대 4개의 PCI 주변 장치 슬롯을 포함하고,
    상기 제4 PCI 로컬 버스 세그먼트는 최대 33 MHz로 동작할 때 최대 4개의 PCI 주변 장치 슬롯을 포함하며,
    상기 인라인 전자 스위치 세트 중 한 스위치 세트가 닫힌 상태가 되면, 상기 인라인 전자 스위치 세트 중 다른 스위치 세트는 개방 상태가 되는
    PCI 버스를 구비하는 컴퓨터 시스템.
  8. 제7항에 있어서,
    상기 PCI 호스트 브리지가 버스 제어 논리 회로―여기서 버스 제어 논리 회로는 어드레스 디코드, 범위 레지스터 및 중재기 제어를 포함하며, 마스터 및 타겟이 상기 제1, 제2, 제3 및 제4 PCI 로컬 버스 세그먼트 중 어느 세그먼트 상에 위치하는 가에 따라 상기 제1, 제2, 제3 및 제4 인라인 전자 스위치 세트가 개폐되는 시간을 결정함―를 포함하며,
    소정의 시간동안, 상기 제1 로컬 버스에서는 3개의 PCI 주변 장치 슬롯만이 PCI 버스와 전기적으로 연결되며, 상기 제2 로컬 버스에서는 4개의 PCI 주변 장치 슬롯만이 PCI 버스와 전기적으로 연결되는
    PCI 버스를 구비하는 컴퓨터 시스템.
  9. 제8항에 있어서,
    상기 제1, 제2, 제3 및 제4 PCI 로컬 버스 세그먼트가 풀업 레지스터(pull-up resistor)를 포함하는 PCI 버스를 구비하는 컴퓨터 시스템.
  10. 제1항에 있어서,
    상기 제1 PCI 로컬 버스 및 상기 제2 PCI 로컬 버스는 복수의 인라인 전자 스위치 세트를 포함하며,
    상기 복수의 인라인 전자 스위치 세트는 복수의 PCI 로컬 버스 세그먼트를 구성하는
    PCI 버스를 구비하는 컴퓨터 시스템.
  11. 데이터 처리 시스템 내의 주변 장치 연결부(Peripheral Component Interconnect: PCI) 호스트 브리지를 지원하는 방법에 있어서,
    프로세서 및 시스템 메모리를 시스템 버스와 연결하는 단계;
    PCI 호스트 브리지를 통해 복수의 PCI 로컬 버스를 상기 시스템 버스와 연결하는 단계;
    상기 복수의 PCI 로컬 버스를 따라 하나 이상의 인라인 전자 스위치 세트를 연결하는 단계; 및
    적어도 하나의 PCI 주변 장치 슬롯을 상기 복수의 PCI 로컬 버스에 연결하는 단계―여기서 적어도 하나의 상기 PCI 주변 장치 슬롯은 상기 인라인 전자 스위치 세트의 개폐에 따라 상기 프로세서 및 상기 시스템 메모리와 데이터를 공유함―
    을 포함하는 PCI 호스트 브리지의 지원 방법.
  12. 제11항에 있어서,
    상기 복수의 PCI 로컬 버스에 의해 구성된 제1 PCI 로컬 버스를 따라 제1 및 제2 인라인 전자 스위치 세트를 삽입하는 단계를 추가로 포함하며,
    상기 제1 인라인 전자 스위치 세트는 제1 PCI 로컬 버스 세그먼트를 구성하고,
    상기 제2 인라인 전자 스위치 세트는 제2 PCI 로컬 버스 세그먼트를 구성하는
    PCI 호스트 브리지의 지원 방법.
  13. 제12항에 있어서,
    상기 데이터 처리 시스템이 최대 33 MHz로 동작할 때, 상기 제1 PCI 로컬 버스 세그먼트에 최대 4개의 PCI 주변 장치 슬롯을 부착하고, 상기 제2 PCI 로컬 버스 세그먼트에 최대 4개의 PCI 주변 장치 슬롯을 부착하는 단계를 추가로 포함하며,
    상기 인라인 전자 스위치 세트 중 한 세트의 스위치가 닫힌 상태가 되면, 상기 인라인 전자 스위치 세트 중 다른 세트의 스위치는 개방 상태가 되는
    PCI 호스트 브리지의 지원 방법.
  14. 제13항에 있어서,
    상기 PCI 호스트 브리지 내의 버스 제어 논리 회로―여기서 버스 제어 논리 회로는 어드레스 디코드, 범위 레지스터, 및 중재기 제어를 포함하며, 마스터 및 타겟이 상기 제1 및 상기 제2 PCI 로컬 버스 세그먼트 중 어느 세그먼트 상에 위치하는 가를 결정함―에 따라 상기 제1 및 제2 인라인 전자 스위치 세트를 개폐하는 단계를 추가로 포함하며,
    상기 시스템이 최대 33 MHz로 동작할 때 소정의 시간에 상기 PCI 장치 중 단지 4개의 장치만이 상기 PCI 버스와 전기적으로 연결되는
    PCI 호스트 브리지의 지원 방법.
  15. 제12항에 있어서,
    상기 제1 PCI 로컬 버스 세그먼트에 최대 3개의 PCI 주변 장치 슬롯을 부착하고 상기 제2 PCI 로컬 버스 세그먼트에 최대 3개의 PCI 주변 장치 슬롯을 부착하는 단계를 추가로 포함하며,
    상기 인라인 전자 스위치 세트 중 한 세트의 스위치가 닫힌 상태가 되면, 상기 인라인 전자 스위치 세트 중 다른 세트의 스위치는 개방 상태가 되는
    PCI 호스트 브리지의 지원 방법.
  16. 제15항에 있어서,
    상기 PCI 호스트 브리지를 통해 제2 PCI 로컬 버스를 상기 시스템과 연결하고, 상기 제2 PCI 로컬 버스를 따라 제3 및 제4 인라인 전자 스위치 세트를 삽입하는 단계를 추가로 포함하며,
    상기 제3 인라인 전자 스위치 세트는 제3 PCI 로컬 버스 세그먼트를 구성하고,
    상기 제4 인라인 전자 스위치 세트는 제4 PCI 로컬 버스 세그먼트를 구성하는
    PCI 호스트 브리지의 지원 방법.
  17. 제16항에 있어서,
    최대 4개의 PCI 주변 장치 슬롯을 상기 제3 PCI 로컬 버스 세그먼트에 부착하고 최대 4개의 PCI 주변 장치 슬롯을 상기 제4 PCI 로컬 버스 세그먼트에 부착하는 단계를 추가로 포함하며,
    상기 인라인 전자 스위치 세트 중 하나의 세트가 닫힌 상태가 되면, 상기 인라인 전자 스위치 세트 중 다른 하나의 세트는 개방 상태가 되는
    PCI 호스트 브리지의 지원 방법.
  18. 제17항에 있어서,
    상기 PCI 호스트 브리지 내의 버스 제어 논리 회로―여기서 버스 제어 논리 회로는 어드레스 디코드, 범위 레지스터 및 중재기 제어를 포함하며, 마스터 및 타겟이 상기 제1, 제2, 제3 및 제4 PCI 로컬 버스 세그먼트 중 어느 세그먼트 상에 위치하는 가에 따라 상기 제1, 제2, 제3 및 제4 인라인 전자 스위치가 개폐되는 시간을 결정함―에 따라 상기 제1, 제2, 제3 및 제4 인라인 전자 스위치를 개폐하는 단계를 추가로 포함하며,
    소정의 시간에, 상기 제1 로컬 버스에서는 3개의 상기 PCI 주변 장치 슬롯만이 PCI 버스와 전기적으로 연결되며, 상기 제2 로컬 버스에서는 4개의 상기 PCI 주변 장치 슬롯만이 PCI 버스와 전기적으로 연결되는
    PCI 호스트 브리지의 지원 방법.
  19. 제18항에 있어서,
    상기 제1, 제2, 제3 및 제4 PCI 로컬 버스 세그먼트를 따라 풀업 레지스터를 삽입하는 단계를 추가로 포함하는 PCI 호스트 브리지의 지원 방법.
  20. 주변 장치 연결부(Peripheral Component Interconnect: PCI) 버스를 구비하는 컴퓨터 시스템에 있어서,
    프로세서 및 시스템 메모리와 연결된 시스템 버스;
    PCI 호스트 브리지를 통해 상기 시스템 버스와 연결된 제1 PCI 로컬 버스―여기서 제1 PCI 로컬 버스는 제1 및 제2 인라인 전자 스위치 세트를 포함하며, 상기 제1 인라인 전자 스위치 세트는 제1 PCI 로컬 버스 세그먼트를 구성하고, 상기 제2 인라인 전자 스위치 세트는 제2 PCI 로컬 버스 세그먼트를 구성하며, 상기 제1 PCI 로컬 버스 세그먼트 및 상기 제2 PCI 로컬 버스 세그먼트는 각각 3개의 PCI 주변 장치 슬롯을 포함함―; 및
    상기 PCI 호스트 브리지를 통해 상기 시스템 버스와 연결된 제2 PCI 로컬 버스―여기서 상기 제2 PCI 로컬 버스는 제3 및 제4 인라인 전자 스위치 세트를 포함하며, 상기 제3 인라인 전자 스위치 세트는 제3 PCI 로컬 버스 세그먼트를 구성하고, 상기 제4 인라인 전자 스위치 세트는 제4 PCI 로컬 버스 세그먼트를 구성하며, 상기 제3 PCI 로컬 버스 세그먼트 및 상기 제4 PCI 로컬 버스 세그먼트는 각각 4개의 PCI 주변 장치 슬롯을 포함함―
    를 포함하며,
    상기 PCI 호스트 브리지는 버스 제어 논리 회로―여기서 버스 제어 논리 회로는 어드레스 디코드, 범위 레지스터 및 중재기 제어를 포함하며, 마스터 및 타겟이 상기 제1, 제2, 제3 및 제4 PCI 로컬 버스 세그먼트 중 어느 세그먼트 상에 위치하는 가에 따라 상기 제1, 제2, 제3 및 제4 인라인 전자 스위치 세트가 개폐되는 시간을 결정함―를 포함하며,
    상기 컴퓨터 시스템이 최대 33 MHz로 동작할 때 소정의 시간에 상기 제1 로컬 버스에서는 3개의 PCI 주변 장치 슬롯만이 PCI 버스와 전기적으로 연결되며 상기 제2 로컬 버스에서는 4개의 상기 PCI 장치만이 PCI 버스와 전기적으로 연결되는 PCI 버스를 구비하는 컴퓨터 시스템.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100357708B1 (ko) * 2000-12-26 2002-10-25 주식회사 하이닉스반도체 피시아이 버스상에 공유메모리를 이용한 프로세서간통신장치 및 그 방법

Families Citing this family (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FI971718L (fi) * 1997-04-22 1998-10-23 Nokia Telecommunications Oy Korttipaikkojen lisääminen suurikapasiteettiseen väylään
US6295568B1 (en) * 1998-04-06 2001-09-25 International Business Machines Corporation Method and system for supporting multiple local buses operating at different frequencies
US6233641B1 (en) * 1998-06-08 2001-05-15 International Business Machines Corporation Apparatus and method of PCI routing in a bridge configuration
US6182178B1 (en) * 1998-06-30 2001-01-30 International Business Machines Corporation Method and system for supporting peripheral component interconnect (PCI) peer-to-peer access across a PCI host bridge supporting multiple PCI buses
US6460106B1 (en) * 1998-10-20 2002-10-01 Compaq Information Technologies Group, L.P. Bus bridge for hot docking in a portable computer system
JP3206570B2 (ja) * 1998-11-12 2001-09-10 日本電気株式会社 Ｐｃｉ機能拡張制御装置、及びｐｃｉ機能拡張制御方法
US6338107B1 (en) * 1998-12-16 2002-01-08 International Business Machines Corporation Method and system for providing hot plug of adapter cards in an expanded slot environment
US6414505B1 (en) * 1999-11-03 2002-07-02 Compaq Information Technologies Group, L.P. Multiboard run-in tester for PCI expansions
DE19960243A1 (de) * 1999-12-14 2001-07-05 Infineon Technologies Ag Bussystem
US6662260B1 (en) * 2000-03-28 2003-12-09 Analog Devices, Inc. Electronic circuits with dynamic bus partitioning
US7107383B1 (en) * 2000-05-03 2006-09-12 Broadcom Corporation Method and system for multi-channel transfer of data and control information
DE10047574C2 (de) * 2000-09-22 2003-07-17 Systemonic Ag Prozessorbusanordnung
US6976108B2 (en) * 2001-01-31 2005-12-13 Samsung Electronics Co., Ltd. System on a chip having a system bus, an external bus, and a bus arbiter with programmable priorities for both buses, software, and method for assigning programmable priorities
FI20011257A0 (fi) * 2001-06-13 2001-06-13 Nokia Corp Menetelmä väylän mukauttamiseksi ja väylä
JP2003015790A (ja) * 2001-06-28 2003-01-17 Oki Electric Ind Co Ltd 半導体集積回路
US6877060B2 (en) * 2001-08-20 2005-04-05 Intel Corporation Dynamic delayed transaction buffer configuration based on bus frequency
KR100414943B1 (ko) * 2001-12-28 2004-01-16 엘지전자 주식회사 콤팩트 피씨아이에 기반한 다중 처리 시스템에서의 클럭분배 장치 및 방법
US20030126346A1 (en) * 2001-12-31 2003-07-03 Kuo Sung H. Dynamic load balancing in a multi-bus computer system
US6799238B2 (en) * 2002-02-07 2004-09-28 Silicon Graphics, Inc. Bus speed controller using switches
US6931457B2 (en) * 2002-07-24 2005-08-16 Intel Corporation Method, system, and program for controlling multiple storage devices
US7386639B2 (en) * 2003-01-15 2008-06-10 Avago Technologies Fiber Ip (Singapore) Pte. Ltd. Switch for coupling one bus to another bus
US7467252B2 (en) * 2003-07-29 2008-12-16 Hewlett-Packard Development Company, L.P. Configurable I/O bus architecture
US7085863B2 (en) * 2003-10-30 2006-08-01 International Business Machines Corporation I2C device including bus switches and programmable address
US7103695B2 (en) * 2003-11-06 2006-09-05 Dell Products L.P. System and method for scaling a bus based on a location of a device on the bus
KR100579307B1 (ko) * 2004-08-11 2006-05-11 현대자동차주식회사 피어싱 펀치
US7284082B2 (en) * 2004-08-19 2007-10-16 Lsi Corporation Controller apparatus and method for improved data transfer
GB2432759B (en) * 2005-11-26 2008-07-02 Wolfson Ltd Audio device
US8135890B2 (en) * 2008-05-28 2012-03-13 Rambus Inc. Selective switching of a memory bus

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5597625A (en) * 1979-01-17 1980-07-25 Fanuc Ltd Bus connection system
JPS57187726A (en) * 1981-05-13 1982-11-18 Matsushita Electric Ind Co Ltd Digital circuit
JPH01106255A (ja) * 1987-10-20 1989-04-24 Nec Corp 論理装置
JPH0215356A (ja) * 1988-07-04 1990-01-19 Hitachi Ltd 信号バス分離構造
JPH0314156A (ja) * 1989-06-13 1991-01-22 Fuji Electric Co Ltd 情報処理装置
US5509127A (en) * 1992-12-04 1996-04-16 Unisys Corporation Transmission logic apparatus for dual bus network
JPH0784940A (ja) * 1993-09-14 1995-03-31 Sony Corp マイクロ・コントローラ
US5799207A (en) * 1995-03-28 1998-08-25 Industrial Technology Research Institute Non-blocking peripheral access architecture having a register configure to indicate a path selection for data transfer between a master, memory, and an I/O device
JPH096718A (ja) * 1995-06-16 1997-01-10 Toshiba Corp ポータブルコンピュータシステム
US5734850A (en) * 1995-07-05 1998-03-31 National Semiconductor Corporation Transparent bridge between of a computer system and a method of interfacing the buses to operate as a single logical bus
JPH0981504A (ja) * 1995-09-08 1997-03-28 Toshiba Corp コンピュータシステム
US5859988A (en) * 1995-09-29 1999-01-12 Intel Corporation Triple-port bus bridge
US5751975A (en) * 1995-12-28 1998-05-12 Intel Corporation Method and apparatus for interfacing a device compliant to a first bus protocol to an external bus having a second bus protocol and for providing virtual functions through a multi-function intelligent bridge
US5887144A (en) * 1996-11-20 1999-03-23 International Business Machines Corp. Method and system for increasing the load and expansion capabilities of a bus through the use of in-line switches
US5890015A (en) * 1996-12-20 1999-03-30 Intel Corporation Method and apparatus for implementing a wireless universal serial bus host controller by interfacing a universal serial bus hub as a universal serial bus device
JPH10198631A (ja) * 1997-01-10 1998-07-31 Matsushita Electric Ind Co Ltd バスインタフェースにおける装置間接続装置

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100357708B1 (ko) * 2000-12-26 2002-10-25 주식회사 하이닉스반도체 피시아이 버스상에 공유메모리를 이용한 프로세서간통신장치 및 그 방법

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