JPH0561817B2 - - Google Patents
Info
- Publication number
- JPH0561817B2 JPH0561817B2 JP62229616A JP22961687A JPH0561817B2 JP H0561817 B2 JPH0561817 B2 JP H0561817B2 JP 62229616 A JP62229616 A JP 62229616A JP 22961687 A JP22961687 A JP 22961687A JP H0561817 B2 JPH0561817 B2 JP H0561817B2
- Authority
- JP
- Japan
- Prior art keywords
- clock
- reset pulse
- pulse
- counter
- width
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 230000001360 synchronised effect Effects 0.000 claims description 21
- 230000000087 stabilizing effect Effects 0.000 claims description 4
- 230000006641 stabilisation Effects 0.000 claims description 2
- 238000011105 stabilization Methods 0.000 claims description 2
- 230000000630 rising effect Effects 0.000 description 26
- 238000013459 approach Methods 0.000 description 6
- 238000010586 diagram Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 238000005070 sampling Methods 0.000 description 2
- 230000005540 biological transmission Effects 0.000 description 1
- 239000000284 extract Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
Landscapes
- Synchronisation In Digital Transmission Systems (AREA)
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は、デイジタル回路におけるデータの伝
送の方式に関し、特に、データの多重、分離に必
要な同期クロツクの発生回路に関する。
送の方式に関し、特に、データの多重、分離に必
要な同期クロツクの発生回路に関する。
［従来の技術］
クロツクを１／2nに分周するカウンタを位相関
係の不明な別の周期でリセツトする場合、クロツ
クの立ち上がりがリセツトパルスの有効期間内に
ある場合（第８図の場合）と、そうでない場合
（第９図の場合）との２通りの状態が起こり得る。
係の不明な別の周期でリセツトする場合、クロツ
クの立ち上がりがリセツトパルスの有効期間内に
ある場合（第８図の場合）と、そうでない場合
（第９図の場合）との２通りの状態が起こり得る。
ただし、リセツトタイミングはクロツク周期の
2k倍（ｋ＜ｎ）とし、カウンタは入力の立ち上が
りで進み、リセツトにより０に戻るものとする。
2k倍（ｋ＜ｎ）とし、カウンタは入力の立ち上が
りで進み、リセツトにより０に戻るものとする。
［解決すべき問題点］
リセツトタイミングの周期がクロツク周期の整
数倍ならば、最初に回路を立ち上げるタイミング
により、ほとんどの場合第８図または第９図のい
ずれかの状態に落ち着くが、運悪くリセツトパル
スの後端がクロツクの立ち上がりと丁度重なる場
合（厳密にいえば回路素子の遅延時間以下に接近
した場合）、入力信号または回路動作のわずかな
揺らぎにより、クロツクの立ち上がりがリセツト
パルスの立ち下りより前にある状態と（第１０図
参照）、後ろにある状態（第１１図参照）とが一
定しないため、安定した同期クロツクが得られな
い。
数倍ならば、最初に回路を立ち上げるタイミング
により、ほとんどの場合第８図または第９図のい
ずれかの状態に落ち着くが、運悪くリセツトパル
スの後端がクロツクの立ち上がりと丁度重なる場
合（厳密にいえば回路素子の遅延時間以下に接近
した場合）、入力信号または回路動作のわずかな
揺らぎにより、クロツクの立ち上がりがリセツト
パルスの立ち下りより前にある状態と（第１０図
参照）、後ろにある状態（第１１図参照）とが一
定しないため、安定した同期クロツクが得られな
い。
そこで、本発明の目的とするところは、上述し
た従来の問題点を解決し、常時安定した同期クロ
ツクを得ることができる同期安定回路を提供する
ことにある。
た従来の問題点を解決し、常時安定した同期クロ
ツクを得ることができる同期安定回路を提供する
ことにある。
［問題点の解決手段］
本発明は、リセツトパルスにより初期値に戻る
カウンタによつて１つのクロツクを分周し、この
カウンタを前記クロツクの周期の整数倍の一定周
期になる別のタイミングから抽出したリセツトパ
ルスにより初期値に戻すことにより、このタイミ
ングに同期したクロツク信号をカウンタ出力とし
て得る同期安定回路において、 前記クロツクが前記リセツトパルスの有効期間
内に立ち上がつているか否かを常に監視し、該ク
ロツクが前記リセツトパルスの有効期間内に立ち
上がつている場合は、以降のリセツトパルスの幅
を広げ、前記クロツクが前記リセツトパルスの有
効期間内に立ち上がつていない場合は、以降のリ
セツトパルスの幅を狭める構成としている。
カウンタによつて１つのクロツクを分周し、この
カウンタを前記クロツクの周期の整数倍の一定周
期になる別のタイミングから抽出したリセツトパ
ルスにより初期値に戻すことにより、このタイミ
ングに同期したクロツク信号をカウンタ出力とし
て得る同期安定回路において、 前記クロツクが前記リセツトパルスの有効期間
内に立ち上がつているか否かを常に監視し、該ク
ロツクが前記リセツトパルスの有効期間内に立ち
上がつている場合は、以降のリセツトパルスの幅
を広げ、前記クロツクが前記リセツトパルスの有
効期間内に立ち上がつていない場合は、以降のリ
セツトパルスの幅を狭める構成としている。
［実施例］
以下、本発明を図示の一実施例を参照して具体
的に説明する。
的に説明する。
第１図は、本発明の同期安定回路の一実施例の
ブロツク回路図である。
ブロツク回路図である。
同図において、この回路は、第一クロツクａを
カウンタ１で分周し、そのカウンタ１を第二クロ
ツクｂの立ち上がりでリセツトすることにより、
第二クロツクｂに同期した同期クロツクｃを発生
するものである。
カウンタ１で分周し、そのカウンタ１を第二クロ
ツクｂの立ち上がりでリセツトすることにより、
第二クロツクｂに同期した同期クロツクｃを発生
するものである。
もし、第二クロツクｂの立ち上がりでリセツト
パルスを作成し、そのパルスで単純に前記カウン
タ１をリセツトしても、同期クロツクｃは得られ
るが、第一クロツクａと第二クロツクｂとの位相
関係が任意であるので、前述した第８図又は第９
図のいずれかの状態に定まらず、同期クロツクｃ
の波形が不安定になるという状態が起こり得る。
パルスを作成し、そのパルスで単純に前記カウン
タ１をリセツトしても、同期クロツクｃは得られ
るが、第一クロツクａと第二クロツクｂとの位相
関係が任意であるので、前述した第８図又は第９
図のいずれかの状態に定まらず、同期クロツクｃ
の波形が不安定になるという状態が起こり得る。
この回路では、リセツトパルスｈが前記カウン
タ１をリセツトしている期間に、クロツクａの立
ち上がりが存在すれば、前記リセツトパルスｈの
幅を広くし、存在しなければ前記幅を狭くすると
いう動作を実行することにより、前記リセツトパ
ルスｈの立ち下りが第一クロツクａの立ち上がり
に接近して、同期クロツクｃの位相が不安定にな
るという状態を防止している。
タ１をリセツトしている期間に、クロツクａの立
ち上がりが存在すれば、前記リセツトパルスｈの
幅を広くし、存在しなければ前記幅を狭くすると
いう動作を実行することにより、前記リセツトパ
ルスｈの立ち下りが第一クロツクａの立ち上がり
に接近して、同期クロツクｃの位相が不安定にな
るという状態を防止している。
本実施例回路の例では、第一クロツクａの周波
数は同期クロツクｃの2n倍、同期クロツクｃの周
波数は第二クロツクｂの３倍とし、前記カウンタ
１により前記第一クロツクａを１／2nに分周して
同期クロツクｃを得るものとしている（第２図参
照）。
数は同期クロツクｃの2n倍、同期クロツクｃの周
波数は第二クロツクｂの３倍とし、前記カウンタ
１により前記第一クロツクａを１／2nに分周して
同期クロツクｃを得るものとしている（第２図参
照）。
ここで、前記カウンタ１は、ck入力端子に入
力する前記第一クロツクａの立ち上がりでカウン
トアツプし、Ｒ入力端子の前記リセツトパルスｈ
がHIGHの時、カウンタ値は前記ck入力とは無
関係に０に戻る。
力する前記第一クロツクａの立ち上がりでカウン
トアツプし、Ｒ入力端子の前記リセツトパルスｈ
がHIGHの時、カウンタ値は前記ck入力とは無
関係に０に戻る。
シフトレジスタ２は、ck入力の立ち上がりで
Ｄ入力がQA，QB，QC，……にシフトして出力
される。
Ｄ入力がQA，QB，QC，……にシフトして出力
される。
このシフトレジスタ２と、アンドゲート３，
４、インバータ５，６とを組み合わせた回路は、
第二クロツクｂの立ち上がりで幅の異なる２種類
のパルスを発生する（第７図参照）。
４、インバータ５，６とを組み合わせた回路は、
第二クロツクｂの立ち上がりで幅の異なる２種類
のパルスを発生する（第７図参照）。
２種類のパルスは、第二のＤ型フリツプフロツ
プ（以下、F.Fと略記する）１１の状態によりい
ずれか一方が選択されてリセツトパルスｈとして
出力され、前記カウンタ１をリセツトする。
プ（以下、F.Fと略記する）１１の状態によりい
ずれか一方が選択されてリセツトパルスｈとして
出力され、前記カウンタ１をリセツトする。
そして、前記第二のF.F１１の状態は、インバ
ータ１２、アンドゲート１３，１４、インバータ
１５及び第一のF.F１０の出力によつて制御され
ている。
ータ１２、アンドゲート１３，１４、インバータ
１５及び第一のF.F１０の出力によつて制御され
ている。
尚、前記シフトレジスタ２のck端子には、第
一クロツクａの16倍程度の周波数の高速クロツク
を与えるものとする。
一クロツクａの16倍程度の周波数の高速クロツク
を与えるものとする。
ここで、第一クロツクａの立ち上がりで前記ア
ンドゲート１３よりパルス幅の狭いパルスｄが出
力され、その時リセツトパルスｈがHIGHであれ
ば、アンドゲート１４が開いて第一のF.F１０が
たたかれる。第一のF.F１０はリセツトパルスｈ
がLOWに戻ればクリアされてしまうが、パルス
ｇの立ち下りで第一のF.F１０の状態が第二のF.
F１１にラツチされ、第二のF.F１１のＱ出力で
あるｉがHIGHになり、リセツトパルスの幅の広
い方が選択される（第３図参照）。
ンドゲート１３よりパルス幅の狭いパルスｄが出
力され、その時リセツトパルスｈがHIGHであれ
ば、アンドゲート１４が開いて第一のF.F１０が
たたかれる。第一のF.F１０はリセツトパルスｈ
がLOWに戻ればクリアされてしまうが、パルス
ｇの立ち下りで第一のF.F１０の状態が第二のF.
F１１にラツチされ、第二のF.F１１のＱ出力で
あるｉがHIGHになり、リセツトパルスの幅の広
い方が選択される（第３図参照）。
第一クロツクａの立ち上がりにおいては、リセ
ツトパルスｈがLOWのときは第一のF.F１０は
たたかれず、第二の前記F.F１１のＱ出力である
パルスｉはLOWとなり、リセツトパルスｈとし
て幅の狭いパルスが選択されることになる（第４
図参照）。
ツトパルスｈがLOWのときは第一のF.F１０は
たたかれず、第二の前記F.F１１のＱ出力である
パルスｉはLOWとなり、リセツトパルスｈとし
て幅の狭いパルスが選択されることになる（第４
図参照）。
リセツトパルスｈの立ち下りがパルスｄの立ち
上がりに接近して、パルスｈの幅の切り替えが起
こる瞬間を示したタイミングチヤートを第５図、
第６図に示す。
上がりに接近して、パルスｈの幅の切り替えが起
こる瞬間を示したタイミングチヤートを第５図、
第６図に示す。
第５図は、パルスｄがパルスｈの外に出たため
に、以降のパルスｈの幅が狭くなる様子を示し、
第６図はパルスｄがパルスｈの中に入つたため
に、以降のパルスｈの幅が広くなる様子を示して
いる。
に、以降のパルスｈの幅が狭くなる様子を示し、
第６図はパルスｄがパルスｈの中に入つたため
に、以降のパルスｈの幅が広くなる様子を示して
いる。
第５図ａでは、パルスｈの立ち下りがパルスｄ
に接近しているが、パルスｄが一旦パルスｈの外
にでると、第５図ｂに示すように直ちにパルスｈ
の幅が狭くなつて、パルスｈの立ち下りとパルス
ｄとは一気に離れるので、再びパルスｄがパルス
ｈの中に入るためには以前よりさらに接近しなけ
ればならない。
に接近しているが、パルスｄが一旦パルスｈの外
にでると、第５図ｂに示すように直ちにパルスｈ
の幅が狭くなつて、パルスｈの立ち下りとパルス
ｄとは一気に離れるので、再びパルスｄがパルス
ｈの中に入るためには以前よりさらに接近しなけ
ればならない。
第６図ａでは、パルスｄが一旦パルスｈの中に
入ると、第６図ｂに示すように直ちにパルスｈの
幅が広くなつて、パルスｄを大きく取り込もうと
するので、パルスｄがパルスｈから外に出にくく
る。このように、一種のヒステリシス効果によつ
て、第５図ａ又は第６図ａのような状態が長く続
くことはなく、第５図ｂ又は第６図ｂのいずれか
の状態に落ち着くことになる。
入ると、第６図ｂに示すように直ちにパルスｈの
幅が広くなつて、パルスｄを大きく取り込もうと
するので、パルスｄがパルスｈから外に出にくく
る。このように、一種のヒステリシス効果によつ
て、第５図ａ又は第６図ａのような状態が長く続
くことはなく、第５図ｂ又は第６図ｂのいずれか
の状態に落ち着くことになる。
このようにして、リセツトパルスｈがカウンタ
１をリセツトしている間に第一クロツクａの立ち
上がりが存在すればリセツトパルスｈの幅を広く
し、存在しなければ狭くする、という動作によ
り、リセツトパルスｈの立ち下りが第一クロツク
ａの立ち上がりに接近して同期クロツクｃが不安
定になる、という状態を防止することができる。
１をリセツトしている間に第一クロツクａの立ち
上がりが存在すればリセツトパルスｈの幅を広く
し、存在しなければ狭くする、という動作によ
り、リセツトパルスｈの立ち下りが第一クロツク
ａの立ち上がりに接近して同期クロツクｃが不安
定になる、という状態を防止することができる。
尚、本発明は上記実施例に限定されるものでは
なく、本発明の要旨の範囲内で種々の変形実施が
可能である。
なく、本発明の要旨の範囲内で種々の変形実施が
可能である。
［発明の効果］
以上説明したように、本発明によればクロツク
の立ち上がりがリセツトパルスの有効期間内にあ
るか否かを判定し、リセツトパルスがカウンタを
リセツトしている期間にクロツクの立ち上がりが
あればリセツトパルスの幅を広くし、なければ狭
くする、という動作により、リセツトパルスの立
ち下りがクロツクの立ち上がりに接近して同期ク
ロツクを不安定にする、という状態を防止するこ
とができる。
の立ち上がりがリセツトパルスの有効期間内にあ
るか否かを判定し、リセツトパルスがカウンタを
リセツトしている期間にクロツクの立ち上がりが
あればリセツトパルスの幅を広くし、なければ狭
くする、という動作により、リセツトパルスの立
ち下りがクロツクの立ち上がりに接近して同期ク
ロツクを不安定にする、という状態を防止するこ
とができる。
また、本発明の回路を使用することにより、例
えば第一クロツクの立ち上がりで変化するデータ
を、第二クロツクに同期したタイミングで多重し
て出力するという場合、リセツトパルスの立ち下
りは常に第一クロツクの立ち上がりから離れてい
るので、このタイミングを利用してデータをサン
プルすることにより、サンプルするタイミングが
データの変化点に接近することを避けることがで
きるという効果がある。
えば第一クロツクの立ち上がりで変化するデータ
を、第二クロツクに同期したタイミングで多重し
て出力するという場合、リセツトパルスの立ち下
りは常に第一クロツクの立ち上がりから離れてい
るので、このタイミングを利用してデータをサン
プルすることにより、サンプルするタイミングが
データの変化点に接近することを避けることがで
きるという効果がある。
第１図は本発明の同期安定回路の一実施例のブ
ロツク回路図、第２図は第１図中のカウンタ１の
動作を説明するタイミングチヤート、第３図は幅
の広いリセツトパルスの発生を示すタイミングチ
ヤート、第４図は幅の狭いリセツトパルスの発生
を示すタイミングチヤート、第５図ａ，ｂはリセ
ツトパルスの幅が狭くなる瞬間のタイミングチヤ
ート、第６図ａ，ｂはリセツトパルスの幅が広く
なる瞬間のタイミングチヤート、第７図はシフト
レジスタへの高速クロツク、第二クロツク及びア
ンドゲート出力の関係を示すタイミングチヤー
ト、第８図〜第１１図は従来のカウンタの動作を
説明する図で、第８図、第９図はそれぞれクロツ
クの立ち上がりがリセツトパルスの有効期間内に
ある場合、ない場合を示すタイミングチヤート、
第１０図、第１１図はそれぞれクロツクパルスの
立ち上がりがリセツトパルスの立ち下りより前に
ある場合、後ろにある場合を示すタイミングチヤ
ートである。 １……カウンタ、２……シフトレジスタ、３〜
６……ゲート回路、１０，１１……Ｄ型フリツプ
フロツプ、１２〜１８……ゲート回路、ａ……第
一クロツク、ｂ……第二クロツク、ｃ……同期ク
ロツク、ｈ……リセツトパルス。
ロツク回路図、第２図は第１図中のカウンタ１の
動作を説明するタイミングチヤート、第３図は幅
の広いリセツトパルスの発生を示すタイミングチ
ヤート、第４図は幅の狭いリセツトパルスの発生
を示すタイミングチヤート、第５図ａ，ｂはリセ
ツトパルスの幅が狭くなる瞬間のタイミングチヤ
ート、第６図ａ，ｂはリセツトパルスの幅が広く
なる瞬間のタイミングチヤート、第７図はシフト
レジスタへの高速クロツク、第二クロツク及びア
ンドゲート出力の関係を示すタイミングチヤー
ト、第８図〜第１１図は従来のカウンタの動作を
説明する図で、第８図、第９図はそれぞれクロツ
クの立ち上がりがリセツトパルスの有効期間内に
ある場合、ない場合を示すタイミングチヤート、
第１０図、第１１図はそれぞれクロツクパルスの
立ち上がりがリセツトパルスの立ち下りより前に
ある場合、後ろにある場合を示すタイミングチヤ
ートである。 １……カウンタ、２……シフトレジスタ、３〜
６……ゲート回路、１０，１１……Ｄ型フリツプ
フロツプ、１２〜１８……ゲート回路、ａ……第
一クロツク、ｂ……第二クロツク、ｃ……同期ク
ロツク、ｈ……リセツトパルス。
Claims (1)
- 【特許請求の範囲】 １ リセツトパルスにより初期値に戻るカウンタ
によつて１つのクロツクを分周し、このカウンタ
を前記クロツクの周期の整数倍の一定周期になる
別のタイミングから抽出したリセツトパルスによ
り初期値に戻すことにより、このタイミングに同
期したクロツク信号をカウンタ出力として得る同
期安定回路において、 前記クロツクが前記リセツトパルスの有効期間
内に立ち上がつているか否かを常に監視し、該ク
ロツクが前記リセツトパルスの有効期間内に立ち
上がつている場合は、以降のリセツトパルスの幅
を広げ、前記クロツクが前記リセツトパルスの有
効期間内に立ち上がつていない場合は、以降のリ
セツトパルスの幅を狭めることを特徴とする同期
安定回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62229616A JPS6473938A (en) | 1987-09-16 | 1987-09-16 | Synchronism stabilizing circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62229616A JPS6473938A (en) | 1987-09-16 | 1987-09-16 | Synchronism stabilizing circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6473938A JPS6473938A (en) | 1989-03-20 |
| JPH0561817B2 true JPH0561817B2 (ja) | 1993-09-07 |
Family
ID=16894975
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62229616A Granted JPS6473938A (en) | 1987-09-16 | 1987-09-16 | Synchronism stabilizing circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6473938A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2668930B1 (fr) * | 1990-11-09 | 1995-02-17 | Oreal | Composition cosmetique, pharmaceutique ou alimentaire comportant une dispersion aqueuse de vesicules lipidiques. |
-
1987
- 1987-09-16 JP JP62229616A patent/JPS6473938A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6473938A (en) | 1989-03-20 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4366394A (en) | Divide by three clock divider with symmetrical output | |
| US5230013A (en) | PLL-based precision phase shifting at CMOS levels | |
| US4786823A (en) | Noise pulse suppressing circuit in digital system | |
| JP2695535B2 (ja) | タイマ入力制御回路及びカウンタ制御回路 | |
| US4317053A (en) | High speed synchronization circuit | |
| US5898640A (en) | Even bus clock circuit | |
| US3935475A (en) | Two-phase MOS synchronizer | |
| JPH0561817B2 (ja) | ||
| JP2003179583A (ja) | 信号同期回路 | |
| KR930008659B1 (ko) | 초기값을 갖는 리플 카운터 | |
| JPH05130094A (ja) | クロツク乗換回路 | |
| JPH05315898A (ja) | トリガ同期回路 | |
| KR940003771Y1 (ko) | 글리치 방지용 동기회로 | |
| JPH0282812A (ja) | クロック切換方式 | |
| KR950002063Y1 (ko) | 광역 데이타 클럭 동기회로 | |
| KR100278271B1 (ko) | 클럭주파수분주장치 | |
| JP3151865B2 (ja) | 同期検出回路 | |
| KR200219484Y1 (ko) | 동기식 전송장치에서의 분주 회로 | |
| KR950007458B1 (ko) | 클럭동기회로 | |
| KR930003905Y1 (ko) | 넌-오버랩핑 2-위상 클럭 발생회로 | |
| JPH01268309A (ja) | 二相クロツクジエネレータ | |
| JP2648958B2 (ja) | パルス挿入回路 | |
| JP2679471B2 (ja) | クロック切替回路 | |
| JP3280724B2 (ja) | 画像インタフェース回路 | |
| JP2524091Y2 (ja) | ２相クロック発生器 |