JPH0561820A - 入出力装置 - Google Patents
入出力装置Info
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- JPH0561820A JPH0561820A JP3232301A JP23230191A JPH0561820A JP H0561820 A JPH0561820 A JP H0561820A JP 3232301 A JP3232301 A JP 3232301A JP 23230191 A JP23230191 A JP 23230191A JP H0561820 A JPH0561820 A JP H0561820A
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- serial
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
- G06F13/4204—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus
- G06F13/4221—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being an input/output bus, e.g. ISA bus, EISA bus, PCI bus, SCSI bus
- G06F13/423—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being an input/output bus, e.g. ISA bus, EISA bus, PCI bus, SCSI bus with synchronous protocol
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Abstract
(57)【要約】
【目的】 特定の送受信プロトコルを必要とせず、任意
のクロック同期形シリアルＩ／０間の転送を可能とする
ことができる入出力装置を得ることを目的とする。 【構成】 転送用クロック同期形のシリアルＩ／０の構
成として転送アドレス格納レジスタ１６、データ送信用
シフタ１８およびその出力端子１３、装置認識情報レジ
スタ１７およびそのラッチ回路１９およびその出力端子
５、送信用クロック出力端子５をもつ。また、受信用ク
ロック同期形のシリアルＩ／０の構成として、受信バッ
ファレジスタ、装置番号データ格納レジスタ，受信用シ
フタおよびその入力端子，送信用クロック入力端子，認
識番号受け付け端子およびラッチ回路，格納レジスタの
値とシフタで受けとったデータとを比較する比較回路を
もつ。
のクロック同期形シリアルＩ／０間の転送を可能とする
ことができる入出力装置を得ることを目的とする。 【構成】 転送用クロック同期形のシリアルＩ／０の構
成として転送アドレス格納レジスタ１６、データ送信用
シフタ１８およびその出力端子１３、装置認識情報レジ
スタ１７およびそのラッチ回路１９およびその出力端子
５、送信用クロック出力端子５をもつ。また、受信用ク
ロック同期形のシリアルＩ／０の構成として、受信バッ
ファレジスタ、装置番号データ格納レジスタ，受信用シ
フタおよびその入力端子，送信用クロック入力端子，認
識番号受け付け端子およびラッチ回路，格納レジスタの
値とシフタで受けとったデータとを比較する比較回路を
もつ。
Description
【０００１】
【産業上の利用分野】この発明はデータ処理装置間にお
いてクロック信号に同期してシリアルでデータを転送す
る入出力装置に関するものである。
いてクロック信号に同期してシリアルでデータを転送す
る入出力装置に関するものである。
【０００２】
【従来の技術】図６は従来のクロック同期形シリアル入
出力装置（以下、シリアルＩ／０という）を持つデータ
処理装置間の接続状態を示すブロック図である。図６に
おいて、１，６，１１はデータ処理装置としてのＭＣＵ
（マイクロコントロールユニット）、３０，７，１２は
ＭＣＵ１，６，１１にそれぞれ備えられるシリアルＩ／
０である。シリアルＩ／０３０，７，１２はクロック信
号に同期してシリアルでデータを送信したり受信したり
するものである。３はシリアルＩ／０３０の送信用デー
タ出力端子、４はシリアルＩ／０３０の送信用クロック
出力端子、８はシリアルＩ／０７の受信用データ入力端
子、９はシリアルＩ／０７の受信用クロック入力端子、
１３はシリアルＩ／０１２の受信用データ入力端子、１
４はシリアルＩ／０１２の受信用クロック入力端子、１
０はＭＣＵ６の割り込み信号入力端子、１５はＭＣＵ１
１の割り込み信号入力端子である。シリアルＩ／０３０
の送信用データ出力端子３はシリアルＩ／０７の受信用
データ入力端子８とシリアルＩ／０１２の受信用データ
入力端子１３に接続されており、また、シリアルＩ／０
３０の送信用クロック出力端子４はシリアルＩ／０７の
受信用クロック入力端子９とシリアル１／０１２の受信
用クロック入力端子１４に接続されている。
出力装置（以下、シリアルＩ／０という）を持つデータ
処理装置間の接続状態を示すブロック図である。図６に
おいて、１，６，１１はデータ処理装置としてのＭＣＵ
（マイクロコントロールユニット）、３０，７，１２は
ＭＣＵ１，６，１１にそれぞれ備えられるシリアルＩ／
０である。シリアルＩ／０３０，７，１２はクロック信
号に同期してシリアルでデータを送信したり受信したり
するものである。３はシリアルＩ／０３０の送信用デー
タ出力端子、４はシリアルＩ／０３０の送信用クロック
出力端子、８はシリアルＩ／０７の受信用データ入力端
子、９はシリアルＩ／０７の受信用クロック入力端子、
１３はシリアルＩ／０１２の受信用データ入力端子、１
４はシリアルＩ／０１２の受信用クロック入力端子、１
０はＭＣＵ６の割り込み信号入力端子、１５はＭＣＵ１
１の割り込み信号入力端子である。シリアルＩ／０３０
の送信用データ出力端子３はシリアルＩ／０７の受信用
データ入力端子８とシリアルＩ／０１２の受信用データ
入力端子１３に接続されており、また、シリアルＩ／０
３０の送信用クロック出力端子４はシリアルＩ／０７の
受信用クロック入力端子９とシリアル１／０１２の受信
用クロック入力端子１４に接続されている。
【０００３】図７は従来のシリアルＩ／０のデータ送信
部の構成を示すブロック図である。図７において、１６
は転送データを格納する転送データ格納レジスタ、１８
は転送データ格納レジスタ１６に格納されたデータをシ
リアルに転送出力するシフタ、２０は送信用クロック信
号である。
部の構成を示すブロック図である。図７において、１６
は転送データを格納する転送データ格納レジスタ、１８
は転送データ格納レジスタ１６に格納されたデータをシ
リアルに転送出力するシフタ、２０は送信用クロック信
号である。
【０００４】図８は従来のシリアルＩ／０のデータ受信
部の回路構成を示すブロック図である。２５はデータを
シリアルに受信するためのシフタ、２６は受信したデー
タを格納するための受信バッファレジスタ、２７はバス
配線である。
部の回路構成を示すブロック図である。２５はデータを
シリアルに受信するためのシフタ、２６は受信したデー
タを格納するための受信バッファレジスタ、２７はバス
配線である。
【０００５】次にこの従来例の動作について説明する。
データのシリアル転送を行う場合、データ処理装置１の
シリアルＩ／０３０のデータ送信部の送信用クロック信
号２０が送信用クロック出力端子４より出力され、デー
タ格納レジスタ１６内の転送データが送信用クロック信
号２０に同期してシフタ１８を介して送信用データ出力
端子３よりシリアルに出力される。そして送信用クロッ
ク出力端４から出力された送信用クロック信号２０は、
データ処理装置６のシリアルＩ／０７の受信用クロック
入力端子９およびデータ処理装置１１のシリアルＩ／０
１２の受信用クロック入力端子１４で受け取られ、ま
た、この送信用クロック信号２０に同期してデータ処理
装置１のシリアルＩ／０３０から送信されたデータは、
データ処理装置６のシリアルＩ／０７の受信用データ入
力端子８およびデータ処理装置１１のシリアルＩ／０１
２の受信用データ入力端子１３で受け取られ、データの
転送が行われる。なお、図７の送信側シリアルＩ／０３
０においては、送信用データは転送データ格納レジスタ
１６に格納され、シフタ１８により送信用クロック２０
に同期してシリアルに送り出される。また、図８の受信
側のシリアルＩ／０７，１２は、転送されてくるデータ
および転送用クロックを、シリアルＩ／０２，７の受信
用データ入力端子８および受信用クロック入力端子９で
受け取り、データ受信用のシフタ２５で受信したクロッ
クに同期してデータを受け取る。シフタ２５で受け取っ
たデータは受信バッファレジスタ２６に格納される。
データのシリアル転送を行う場合、データ処理装置１の
シリアルＩ／０３０のデータ送信部の送信用クロック信
号２０が送信用クロック出力端子４より出力され、デー
タ格納レジスタ１６内の転送データが送信用クロック信
号２０に同期してシフタ１８を介して送信用データ出力
端子３よりシリアルに出力される。そして送信用クロッ
ク出力端４から出力された送信用クロック信号２０は、
データ処理装置６のシリアルＩ／０７の受信用クロック
入力端子９およびデータ処理装置１１のシリアルＩ／０
１２の受信用クロック入力端子１４で受け取られ、ま
た、この送信用クロック信号２０に同期してデータ処理
装置１のシリアルＩ／０３０から送信されたデータは、
データ処理装置６のシリアルＩ／０７の受信用データ入
力端子８およびデータ処理装置１１のシリアルＩ／０１
２の受信用データ入力端子１３で受け取られ、データの
転送が行われる。なお、図７の送信側シリアルＩ／０３
０においては、送信用データは転送データ格納レジスタ
１６に格納され、シフタ１８により送信用クロック２０
に同期してシリアルに送り出される。また、図８の受信
側のシリアルＩ／０７，１２は、転送されてくるデータ
および転送用クロックを、シリアルＩ／０２，７の受信
用データ入力端子８および受信用クロック入力端子９で
受け取り、データ受信用のシフタ２５で受信したクロッ
クに同期してデータを受け取る。シフタ２５で受け取っ
たデータは受信バッファレジスタ２６に格納される。
【０００６】この従来例は、特定の送受信のプロトコル
を持たない場合であるため、シリアルＩ／０３０からシ
リアルＩ／０７，シリアルＩ／０１２への両方へのデー
タの転送しか行えない。仮に、シリアルＩ／０３０とシ
リアルＩ／０７の両方に共通な送受信プロトコルを持た
せた場合には、これら２つのシリアルＩ／０間のみのデ
ータの転送を行うことが可能である。しかしながらプロ
トコルを持たせるために、送受信データ長の減少，ある
いはある特定データの送信禁止等の問題が生じてしま
う。
を持たない場合であるため、シリアルＩ／０３０からシ
リアルＩ／０７，シリアルＩ／０１２への両方へのデー
タの転送しか行えない。仮に、シリアルＩ／０３０とシ
リアルＩ／０７の両方に共通な送受信プロトコルを持た
せた場合には、これら２つのシリアルＩ／０間のみのデ
ータの転送を行うことが可能である。しかしながらプロ
トコルを持たせるために、送受信データ長の減少，ある
いはある特定データの送信禁止等の問題が生じてしま
う。
【０００７】
【発明が解決しようとする課題】従来のクロック同期形
の入出力装置は、以上のように構成されているので、１
つの送信用シリアルＩ／０に複数の受信用シリアルＩ／
０を接続した場合に、送信用シリアルＩ／０と、任意の
１つの受信用シリアルＩ／０間のみでデータの転送を行
おうとすると、それらシリアルＩ／０間のみに共通な特
定の送受信プロトコルを必要とするという問題があっ
た。
の入出力装置は、以上のように構成されているので、１
つの送信用シリアルＩ／０に複数の受信用シリアルＩ／
０を接続した場合に、送信用シリアルＩ／０と、任意の
１つの受信用シリアルＩ／０間のみでデータの転送を行
おうとすると、それらシリアルＩ／０間のみに共通な特
定の送受信プロトコルを必要とするという問題があっ
た。
【０００８】この発明は上記のような問題を解消するた
めになされたもので、データ転送を行おうとするシリア
ルＩ／０間に共通の特定な送受信プロトコルを必要とせ
ず、任意の受信用シリアルＩ／０との間で転送を行うこ
とができる入出力装置を得ることを目的とする。特に、
クロック同期形のシリアルＩ／０として一般的である８
ビット固定の転送フォーマットに応用でき、任意の受信
用のシリアルＩ／０との間でデータの転送を行うことが
できる入出力装置を得ることを目的とする。
めになされたもので、データ転送を行おうとするシリア
ルＩ／０間に共通の特定な送受信プロトコルを必要とせ
ず、任意の受信用シリアルＩ／０との間で転送を行うこ
とができる入出力装置を得ることを目的とする。特に、
クロック同期形のシリアルＩ／０として一般的である８
ビット固定の転送フォーマットに応用でき、任意の受信
用のシリアルＩ／０との間でデータの転送を行うことが
できる入出力装置を得ることを目的とする。
【０００９】
【課題を解決するための手段】この発明の入出力装置に
おける第１の発明は、送信用のデータを格納するレジス
タと、上記データをクロックに同期させてシリアルに送
信するシフタとを備えた入出力装置において、上記デー
タが送信先の入出力装置に予め割り付けられた装置番号
データか否かを示す認識情報を格納する装置認識情報レ
ジスタと、上記認識情報を出力する出力端子とを備えた
ものである。
おける第１の発明は、送信用のデータを格納するレジス
タと、上記データをクロックに同期させてシリアルに送
信するシフタとを備えた入出力装置において、上記デー
タが送信先の入出力装置に予め割り付けられた装置番号
データか否かを示す認識情報を格納する装置認識情報レ
ジスタと、上記認識情報を出力する出力端子とを備えた
ものである。
【００１０】この発明の入出力装置における第２の発明
は、データを取り込み、クロックに同期させてこのデー
タをシリアルに出力するシフタと、このシフタからのデ
ータを格納するレジスタとを備えた入出力装置におい
て、予め割り付けられた自身の装置番号データを格納す
る装置番号データレジスタと、上記データが、装置番号
データか否かを示す認識情報を受け付ける入力端子と、
この認識情報にもとづいて、上記装置番号データレジス
タに格納されたデータと上記シフタに取り込まれたデー
タとを比較する比較手段とを備えたものである。
は、データを取り込み、クロックに同期させてこのデー
タをシリアルに出力するシフタと、このシフタからのデ
ータを格納するレジスタとを備えた入出力装置におい
て、予め割り付けられた自身の装置番号データを格納す
る装置番号データレジスタと、上記データが、装置番号
データか否かを示す認識情報を受け付ける入力端子と、
この認識情報にもとづいて、上記装置番号データレジス
タに格納されたデータと上記シフタに取り込まれたデー
タとを比較する比較手段とを備えたものである。
【００１１】さらに、上記シフタに格納されたデータと
上記装置番号データレジスタに格納れたデータとを上記
比較手段で比較し、これらデータが一致したときは上記
レジスタにおけるシフタからのデータ出力の受け付けを
許可し、これらデータが不一致のときは上記レジスタに
おけるシフタからのデータ出力の受け付けを禁止するよ
うにした。
上記装置番号データレジスタに格納れたデータとを上記
比較手段で比較し、これらデータが一致したときは上記
レジスタにおけるシフタからのデータ出力の受け付けを
許可し、これらデータが不一致のときは上記レジスタに
おけるシフタからのデータ出力の受け付けを禁止するよ
うにした。
【００１２】また、上記シフタに格納されたデータと上
記装置番号データレジスタに格納されたデータとを上記
比較手段で比較し、これらデータが一致したときは受信
完了割り込みを発生させて上記シフタのデータを上記レ
ジスタに格納し、上記データが不一致のときは受信完了
割り込みを発生させないで上記シフタのデータを上記レ
ジスタに格納しないようにした。
記装置番号データレジスタに格納されたデータとを上記
比較手段で比較し、これらデータが一致したときは受信
完了割り込みを発生させて上記シフタのデータを上記レ
ジスタに格納し、上記データが不一致のときは受信完了
割り込みを発生させないで上記シフタのデータを上記レ
ジスタに格納しないようにした。
【００１３】
【作用】第１の発明に係る入出力装置によれば、特定の
送信プロトコルを必要とせず、任意の入出力装置にデー
タを転送できる。
送信プロトコルを必要とせず、任意の入出力装置にデー
タを転送できる。
【００１４】第２の発明に係る入出力装置によれば、特
定の受信プロトコルを必要とせず、任意の入出力装置よ
りデータを受信できる。
定の受信プロトコルを必要とせず、任意の入出力装置よ
りデータを受信できる。
【００１５】請求項３に係る入出力装置によれば、デー
タを受信するかしないかの処理をハードウェア処理によ
り行える。
タを受信するかしないかの処理をハードウェア処理によ
り行える。
【００１６】請求項４に係る入出力装置によれば、受信
完了割り込みを発生させることによりデータの受信を確
認できる。
完了割り込みを発生させることによりデータの受信を確
認できる。
【００１７】
実施例１．以下、この第１の発明の一実施例を説明す
る。図１はこの発明におけるシリアルＩ／０（クロック
同期形）をもつＭＣＵ間の接続例を示すブロック図であ
る。図１において、１，６，１１はＭＣＵ、２はＭＣＵ
１に内蔵されたこの発明におけるシリアルＩ／０、３は
このシリアルＩ／０２の送信用データ出力端子、４はこ
のシリアルＩ／０２の送信用クロック出力端子、５はこ
のシリアルＩ／０２に設けられた装置認識情報レジスタ
の出力端子であり、転送データが送信先のシリアルＩ／
０７，１２に割り付けられた装置番号データであるか否
かの認識情報を出力する。７はＭＣＵ６に内蔵された従
来のクロック同期形のシリアルＩ／０、８はこのシリア
ルＩ／０７の受信用データ入力端子、９はこのシリアル
Ｉ／０７の受信用クロック入力端子、１０はこのＭＣＵ
６のもつ割り込み信号入力端子、１２はＭＣＵ１１に内
蔵された従来のクロック同期形のシリアルＩ／０、１３
はこのシリアルＩ／０１２の受信用データ入力端子、１
４はこのシリアルＩ／０１２の受信用クロック入力端
子、１５はＭＣＵ１１の割り込み信号入力端子である。
また、図２はこの発明の入出力装置，すなわちシリアル
Ｉ／０２のデータ送信部の回路構成を示すブロック図で
ある。図２において、１６は転送データ格納レジスタ、
１７は転送データが送信先のシリアルＩ／０７，１２に
割り付けられた装置番号データであるか否かを認識する
ための認識情報を格納する装置認識情報レジスタ（１ビ
ット）、１８は転送データをクロックに同期してシリア
ルに出力端子３へ送るためのシフタ、１９は転送時に装
置認識情報レジスタ１７のデータ（認識情報）をラッチ
して、出力端子５へ出力するためのラッチ回路、２０は
送信用クロックである。図３はデータ送信時のタイミン
グチャートの一例を示す図である。
る。図１はこの発明におけるシリアルＩ／０（クロック
同期形）をもつＭＣＵ間の接続例を示すブロック図であ
る。図１において、１，６，１１はＭＣＵ、２はＭＣＵ
１に内蔵されたこの発明におけるシリアルＩ／０、３は
このシリアルＩ／０２の送信用データ出力端子、４はこ
のシリアルＩ／０２の送信用クロック出力端子、５はこ
のシリアルＩ／０２に設けられた装置認識情報レジスタ
の出力端子であり、転送データが送信先のシリアルＩ／
０７，１２に割り付けられた装置番号データであるか否
かの認識情報を出力する。７はＭＣＵ６に内蔵された従
来のクロック同期形のシリアルＩ／０、８はこのシリア
ルＩ／０７の受信用データ入力端子、９はこのシリアル
Ｉ／０７の受信用クロック入力端子、１０はこのＭＣＵ
６のもつ割り込み信号入力端子、１２はＭＣＵ１１に内
蔵された従来のクロック同期形のシリアルＩ／０、１３
はこのシリアルＩ／０１２の受信用データ入力端子、１
４はこのシリアルＩ／０１２の受信用クロック入力端
子、１５はＭＣＵ１１の割り込み信号入力端子である。
また、図２はこの発明の入出力装置，すなわちシリアル
Ｉ／０２のデータ送信部の回路構成を示すブロック図で
ある。図２において、１６は転送データ格納レジスタ、
１７は転送データが送信先のシリアルＩ／０７，１２に
割り付けられた装置番号データであるか否かを認識する
ための認識情報を格納する装置認識情報レジスタ（１ビ
ット）、１８は転送データをクロックに同期してシリア
ルに出力端子３へ送るためのシフタ、１９は転送時に装
置認識情報レジスタ１７のデータ（認識情報）をラッチ
して、出力端子５へ出力するためのラッチ回路、２０は
送信用クロックである。図３はデータ送信時のタイミン
グチャートの一例を示す図である。
【００１８】次に動作についての説明を行う。この第１
の発明の入出力装置のデータ転送においては、送信元の
シリアルＩ／０２に接続されている送信先のシリアルＩ
／０７，１２に、例えば図１に示すように、予めシリア
ルＩ／０７には「０１」，シリアルＩ／０１２には「０
２」というようにシリアルＩ／０の装置番号データを割
り振っておく。データ転送を行うときには、まず最初
に、これから転送を行おうとするシリアルＩ／０にデー
タを送るために、転送データ格納レジスタ１６に、転送
先のシリアルＩ／０の装置番号データ（「０１」又は
「０２」）をセットし、装置認識情報レジスタ１７に
“１”をセットして転送を開始する。転送の開始ととも
に、図３に示すように、シリアルＩ／０２の装置認識情
報レジスタ１７の出力端子５のレベルが“１”となり、
転送用クロック２０に同期して、装置番号データ（「０
１」又は「０２」）を転送する。転送が終了するとシリ
アルＩ／０２の装置認識情報レジスタ１７の出力端子５
のレベルは“０”になる。これに対して、受信側のＭＣ
Ｕ６，１１は、まず、割り込み信号入力端子１０，１５
に接続されているシリアルＩ／０２の装置認識情報レジ
スタ１７の出力端子５のレベルの変化により割り込みを
受け付ける。割り込み処理として、ＭＣＵ６，１１のそ
れぞれで、今転送されてきたデータ（装置番号データ）
を、それぞれ各Ｉ／０７，１２に割り振られた装置番号
データと比較し、一致すれば、以降に送られてくるデー
タを取り込むようにし、一致しなければ、以降に送られ
てくるデータを取り込まないようにソフトウェアにより
処理していく。すなわち、送信側のＭＣＵ１が、装置認
識情報レジスタ１７の値が“０”である通常のデータを
送れば、選択されたシリアルＩ／０をもつＭＣＵのみで
データを取り込み続け、つぎに、装置認識情報レジスタ
の値が“１“のデータが送られて、転送対象が変わるま
で同一のシリアルＩ／０（ＭＣＵ）でデータの取り込み
が続けられる。逆に転送先を変更しようと思えば、ふた
たび装置認識情報レジスタ１７の値を“１”として、転
送対象となるシリアルＩ／０の装置番号データの転送を
行えばよい。図２で説明すれば転送データ格納レジスタ
１６に送信データをセットし、装置認識情報レジスタ１
７に、送信データがシリアルＩ／０の装置番号データの
ときには“１”を、通常のデータであるときには“０”
をセットする。送信の開始にともない、レジスタ１６の
データはシフタ１８にセットされ、転送クロック２０に
同期して１ビットづつ端子３へ出力される。また、レジ
スタ１７の認識情報（“０”か“１”）は、送信開始に
ともないラッチ１９にセットされ、端子５へ出力され、
送信終了にともないリセットされる。
の発明の入出力装置のデータ転送においては、送信元の
シリアルＩ／０２に接続されている送信先のシリアルＩ
／０７，１２に、例えば図１に示すように、予めシリア
ルＩ／０７には「０１」，シリアルＩ／０１２には「０
２」というようにシリアルＩ／０の装置番号データを割
り振っておく。データ転送を行うときには、まず最初
に、これから転送を行おうとするシリアルＩ／０にデー
タを送るために、転送データ格納レジスタ１６に、転送
先のシリアルＩ／０の装置番号データ（「０１」又は
「０２」）をセットし、装置認識情報レジスタ１７に
“１”をセットして転送を開始する。転送の開始ととも
に、図３に示すように、シリアルＩ／０２の装置認識情
報レジスタ１７の出力端子５のレベルが“１”となり、
転送用クロック２０に同期して、装置番号データ（「０
１」又は「０２」）を転送する。転送が終了するとシリ
アルＩ／０２の装置認識情報レジスタ１７の出力端子５
のレベルは“０”になる。これに対して、受信側のＭＣ
Ｕ６，１１は、まず、割り込み信号入力端子１０，１５
に接続されているシリアルＩ／０２の装置認識情報レジ
スタ１７の出力端子５のレベルの変化により割り込みを
受け付ける。割り込み処理として、ＭＣＵ６，１１のそ
れぞれで、今転送されてきたデータ（装置番号データ）
を、それぞれ各Ｉ／０７，１２に割り振られた装置番号
データと比較し、一致すれば、以降に送られてくるデー
タを取り込むようにし、一致しなければ、以降に送られ
てくるデータを取り込まないようにソフトウェアにより
処理していく。すなわち、送信側のＭＣＵ１が、装置認
識情報レジスタ１７の値が“０”である通常のデータを
送れば、選択されたシリアルＩ／０をもつＭＣＵのみで
データを取り込み続け、つぎに、装置認識情報レジスタ
の値が“１“のデータが送られて、転送対象が変わるま
で同一のシリアルＩ／０（ＭＣＵ）でデータの取り込み
が続けられる。逆に転送先を変更しようと思えば、ふた
たび装置認識情報レジスタ１７の値を“１”として、転
送対象となるシリアルＩ／０の装置番号データの転送を
行えばよい。図２で説明すれば転送データ格納レジスタ
１６に送信データをセットし、装置認識情報レジスタ１
７に、送信データがシリアルＩ／０の装置番号データの
ときには“１”を、通常のデータであるときには“０”
をセットする。送信の開始にともない、レジスタ１６の
データはシフタ１８にセットされ、転送クロック２０に
同期して１ビットづつ端子３へ出力される。また、レジ
スタ１７の認識情報（“０”か“１”）は、送信開始に
ともないラッチ１９にセットされ、端子５へ出力され、
送信終了にともないリセットされる。
【００１９】実施例２．次に本発明の第２の発明におけ
る一実施例について説明を行う。図４は、この発明にお
けるクロック同期形のシリアルＩ／０をもつＭＣＵ間の
接続例を示したブロック図である。図４において、１，
６，１１はＭＣＵ、２はＭＣＵ１のもつクロック同期形
のシリアルＩ／０（「００」）、３はシリアルＩ／０２
の送信用データ出力端子、４はシリアルＩ／０２の送信
用クロック出力端子、５はシリアルＩ／０２の装置認識
情報レジスタの出力端子、２８はＭＣＵ６のもつクロッ
ク同期形のシリアルＩ／０（「０１」）、８はシリアル
Ｉ／０２８の受信用データ入力端子、９はシリアルＩ／
０２８の受信用クロック入力端子、２９はＭＣＵ１１の
もつクロック同期形のシリアルＩ／０（「０２」）、１
３はシリアルＩ／０２９の受信用データ入力端子、１４
はシリアルＩ／０２９の受信用クロック入力端子、２１
はシリアルＩ／０２８の装置認識情報信号受け付け端
子、２２はシリアルＩ／０２９の装置認識情報信号受け
付け端子である。図５に、この発明における受信用シリ
アルＩ／０のデータ受信部の回路構成の一例を示す。こ
こではシリアルＩ／０２８を受信用シリアルＩ／０とし
て説明する。図５において、２３は予め割り付けられた
自身のシリアルＩ／０の装置番号データを格納するため
の装置番号データ格納レジスタ、２４は送信されてきた
データを受信するための受信用のシフタ、２５は装置番
号データ格納レジスタ２３の値と受信用シフタ２４に受
信されたデータとを比較する比較回路、２６はシフタ２
４で受信したデータを格納するための受信バッファレジ
スタ、２７はバス配線、３１はアドレス装置認識情報信
号をラッチするためのラッチ回路である。３２，３３は
スイッチとしてのMOSFETである。
る一実施例について説明を行う。図４は、この発明にお
けるクロック同期形のシリアルＩ／０をもつＭＣＵ間の
接続例を示したブロック図である。図４において、１，
６，１１はＭＣＵ、２はＭＣＵ１のもつクロック同期形
のシリアルＩ／０（「００」）、３はシリアルＩ／０２
の送信用データ出力端子、４はシリアルＩ／０２の送信
用クロック出力端子、５はシリアルＩ／０２の装置認識
情報レジスタの出力端子、２８はＭＣＵ６のもつクロッ
ク同期形のシリアルＩ／０（「０１」）、８はシリアル
Ｉ／０２８の受信用データ入力端子、９はシリアルＩ／
０２８の受信用クロック入力端子、２９はＭＣＵ１１の
もつクロック同期形のシリアルＩ／０（「０２」）、１
３はシリアルＩ／０２９の受信用データ入力端子、１４
はシリアルＩ／０２９の受信用クロック入力端子、２１
はシリアルＩ／０２８の装置認識情報信号受け付け端
子、２２はシリアルＩ／０２９の装置認識情報信号受け
付け端子である。図５に、この発明における受信用シリ
アルＩ／０のデータ受信部の回路構成の一例を示す。こ
こではシリアルＩ／０２８を受信用シリアルＩ／０とし
て説明する。図５において、２３は予め割り付けられた
自身のシリアルＩ／０の装置番号データを格納するため
の装置番号データ格納レジスタ、２４は送信されてきた
データを受信するための受信用のシフタ、２５は装置番
号データ格納レジスタ２３の値と受信用シフタ２４に受
信されたデータとを比較する比較回路、２６はシフタ２
４で受信したデータを格納するための受信バッファレジ
スタ、２７はバス配線、３１はアドレス装置認識情報信
号をラッチするためのラッチ回路である。３２，３３は
スイッチとしてのMOSFETである。
【００２０】次に、動作についての説明を行う。この発
明におけるデータ転送の動作のうち、データ送信側のシ
リアルＩ／０２については、前記第１の発明の一実施例
における送信側のシリアルＩ／０と同様の動作を行い、
受信側のシリアルＩ／０の動作のみが異なっている。し
たがって、受信側のシリアルＩ／０の動作としてのシリ
アルＩ／０２８を例として説明する。受信側のシリアル
Ｉ／０２８は、まず、それ自身の装置番号データを、装
置番号データ格納レジスタ２３に設定しておく。この状
態で、送信側シリアルＩ／０の装置認識情報レジスタ１
７より値が“１”のデータ（認識情報）が送られてくる
と、受信側は、送られたデータ（転送データ）をシフタ
２４に取り込み、認識情報をラッチ３１にラッチし、こ
のデータ（認識情報“１”）により、その取り込んだデ
ータ（送信側の装置番号データ）と装置番号データ格納
レジスタ２３に格納されたデータ（自身の装置番号デー
タ）とを比較回路２５で比較し、一致していれば、一致
信号ａを出力してスイッチ３３をＯＮとしてシフタ２４
のデータの受信バッファレジスタ２６への格納をイネー
ブルとし、逆に、一致していなければ、受信バッファ２
６への格納をディスイネーブルとする。また、送信側シ
リアルＩ／０の装置認識情報レジスタ１７より値が
“０”のデータが送られてくると、受信側では、通常通
り、まず、シフタ２４にデータを取り込み、ラッチ３１
でラッチしたデータ（認識情報“０”）より、この場合
は、比較回路２５での比較は行わず、受信バッファレジ
スタ２６への格納がイネーブルの状態であれば、受信デ
ータを、受信バッファレジスタ２６に格納し、ディスイ
ネーブルの状態であれば、格納を行わない。このように
して、選択されたシリアルＩ／０のみでデータの取り込
みを行っていく。また、図５において装置番号データ格
納レジスタ２３とシフタ２４のデータを比較し、一致し
た場合には、受信完了割り込み信号ｂを出力して、シフ
タ２４のデータを受信バッファレジスタ２６に格納す
る。不一致の場合には、受信完了割り込み信号ｂを出力
せず、シフタ２４のデータを受信バッファレジスタ２６
に格納しないようにしてもよい。この発明では、第１の
発明の実施例における、受信側のクロック同期形のシリ
アルＩ／０をもつＭＣＵにおいて、ソフトウェアの割り
込み処理で行っていた処理を、シリアルＩ／０のハード
ウェアで実施できる。
明におけるデータ転送の動作のうち、データ送信側のシ
リアルＩ／０２については、前記第１の発明の一実施例
における送信側のシリアルＩ／０と同様の動作を行い、
受信側のシリアルＩ／０の動作のみが異なっている。し
たがって、受信側のシリアルＩ／０の動作としてのシリ
アルＩ／０２８を例として説明する。受信側のシリアル
Ｉ／０２８は、まず、それ自身の装置番号データを、装
置番号データ格納レジスタ２３に設定しておく。この状
態で、送信側シリアルＩ／０の装置認識情報レジスタ１
７より値が“１”のデータ（認識情報）が送られてくる
と、受信側は、送られたデータ（転送データ）をシフタ
２４に取り込み、認識情報をラッチ３１にラッチし、こ
のデータ（認識情報“１”）により、その取り込んだデ
ータ（送信側の装置番号データ）と装置番号データ格納
レジスタ２３に格納されたデータ（自身の装置番号デー
タ）とを比較回路２５で比較し、一致していれば、一致
信号ａを出力してスイッチ３３をＯＮとしてシフタ２４
のデータの受信バッファレジスタ２６への格納をイネー
ブルとし、逆に、一致していなければ、受信バッファ２
６への格納をディスイネーブルとする。また、送信側シ
リアルＩ／０の装置認識情報レジスタ１７より値が
“０”のデータが送られてくると、受信側では、通常通
り、まず、シフタ２４にデータを取り込み、ラッチ３１
でラッチしたデータ（認識情報“０”）より、この場合
は、比較回路２５での比較は行わず、受信バッファレジ
スタ２６への格納がイネーブルの状態であれば、受信デ
ータを、受信バッファレジスタ２６に格納し、ディスイ
ネーブルの状態であれば、格納を行わない。このように
して、選択されたシリアルＩ／０のみでデータの取り込
みを行っていく。また、図５において装置番号データ格
納レジスタ２３とシフタ２４のデータを比較し、一致し
た場合には、受信完了割り込み信号ｂを出力して、シフ
タ２４のデータを受信バッファレジスタ２６に格納す
る。不一致の場合には、受信完了割り込み信号ｂを出力
せず、シフタ２４のデータを受信バッファレジスタ２６
に格納しないようにしてもよい。この発明では、第１の
発明の実施例における、受信側のクロック同期形のシリ
アルＩ／０をもつＭＣＵにおいて、ソフトウェアの割り
込み処理で行っていた処理を、シリアルＩ／０のハード
ウェアで実施できる。
【００２１】
【発明の効果】以上のように、第１の発明によれば装置
認識情報レジスタおよびそのレジスタの内容の出力端子
を設けたので、転送を行うクロック同期形のシリアルＩ
／０間のみに共通の特定送受信プロトコルでなく、一般
的な、８ビット固定のクロック同期転送により、任意の
クロック同期形のシリアルＩ／０間でのデータの転送を
行うことができる効果がある。
認識情報レジスタおよびそのレジスタの内容の出力端子
を設けたので、転送を行うクロック同期形のシリアルＩ
／０間のみに共通の特定送受信プロトコルでなく、一般
的な、８ビット固定のクロック同期転送により、任意の
クロック同期形のシリアルＩ／０間でのデータの転送を
行うことができる効果がある。
【００２２】また、第２の発明によれば受信側のクロッ
ク同期形のシリアルＩ／０において、ソフトウェアによ
る処理を行うことなく、一般的な８ビット固定のクロッ
ク同期転送により、任意のシリアルＩ／０間でのデータ
の転送をハードウェア処理で行うことができる効果があ
る。
ク同期形のシリアルＩ／０において、ソフトウェアによ
る処理を行うことなく、一般的な８ビット固定のクロッ
ク同期転送により、任意のシリアルＩ／０間でのデータ
の転送をハードウェア処理で行うことができる効果があ
る。
【図１】この発明の第１の発明の一実施例におけるクロ
ック同期形のシリアルＩ／０をもつＭＣＵの接続ブロッ
ク図である。
ック同期形のシリアルＩ／０をもつＭＣＵの接続ブロッ
ク図である。
【図２】この発明の第１の発明の一実施例における送信
用のクロック同期形のシリアルＩ／０の送信部の回路構
成を示す図である。
用のクロック同期形のシリアルＩ／０の送信部の回路構
成を示す図である。
【図３】この発明の第１の発明の一実施例における送信
側データのタイミングチャートを示す図である。
側データのタイミングチャートを示す図である。
【図４】第２の発明の一実施例におけるクロック同期形
のシリアルＩ／０をもつＭＣＵの接続ブロック図であ
る。
のシリアルＩ／０をもつＭＣＵの接続ブロック図であ
る。
【図５】第２の発明の一実施例における受信用クロック
同期形のシリアルＩ／０の受信部の回路構成を示す図で
ある。
同期形のシリアルＩ／０の受信部の回路構成を示す図で
ある。
【図６】従来のクロック同期形のシリアルＩ／０をもつ
ＭＣＵの接続の一例を示すブロック図である。
ＭＣＵの接続の一例を示すブロック図である。
【図７】従来のクロック同期のシリアルＩ／０の送信部
の回路構成の一例を示す図である。
の回路構成の一例を示す図である。
【図８】従来のクロック同期形のシリアルＩ／０の受信
部の回路構成の一例を示す図である。
部の回路構成の一例を示す図である。
１，６，１１ ＭＣＵ ２ ＭＣＵ１のもつクロック同期形のシリアルＩ／０ ３ シリアルＩ／０２の送信用データ出力端子 ４ シリアルＩ／０２の送信用クロック出力端子 ５ シリアルＩ／０２の装置認識情報レジスタの出力端
子 ７ ＭＣＵ６のもつクロック同期形のシリアルＩ／０ ８ シリアルＩ／０７の受信用データ入力端子 ９ シリアルＩ／０７の受信用クロック入力端子 １０ ＭＣＵ６の割り込み信号入力端子 １２ ＭＣＵ１１のもつクロック同期形のシリアルＩ／
０ １３ シリアルＩ／０１２の受信用データ入力端子 １４ シリアルＩ／０１２の受信用クロック入力端子 １５ ＭＵＣ１１の割り込み信号入力端子 １６ 転送データ格納レジスタ １７ 装置認識情報レジスタ（１ビット） １８ シフタ（送信用） １９ ラッチ回路 ２０ 送信用クロック ２１ シリアルＩ／０２８の装置認識情報信号受け付け
端子 ２２ シリアルＩ／０３の装置認識情報信号受け付け端
子 ２３ 装置番号データ格納レジスタ ２４ シフタ（受信用） ２５ 比較回路（比較手段） ２６ 受信バッファレジスタ ２７ バス配線 ２８ ＭＣＵ６のもつクロック同期形のシリアルＩ／０
（受信側） ２９ ＭＣＵ１１のもつクロック同期形のシリアルＩ／
０（受信側） ３１ ラッチ回路
子 ７ ＭＣＵ６のもつクロック同期形のシリアルＩ／０ ８ シリアルＩ／０７の受信用データ入力端子 ９ シリアルＩ／０７の受信用クロック入力端子 １０ ＭＣＵ６の割り込み信号入力端子 １２ ＭＣＵ１１のもつクロック同期形のシリアルＩ／
０ １３ シリアルＩ／０１２の受信用データ入力端子 １４ シリアルＩ／０１２の受信用クロック入力端子 １５ ＭＵＣ１１の割り込み信号入力端子 １６ 転送データ格納レジスタ １７ 装置認識情報レジスタ（１ビット） １８ シフタ（送信用） １９ ラッチ回路 ２０ 送信用クロック ２１ シリアルＩ／０２８の装置認識情報信号受け付け
端子 ２２ シリアルＩ／０３の装置認識情報信号受け付け端
子 ２３ 装置番号データ格納レジスタ ２４ シフタ（受信用） ２５ 比較回路（比較手段） ２６ 受信バッファレジスタ ２７ バス配線 ２８ ＭＣＵ６のもつクロック同期形のシリアルＩ／０
（受信側） ２９ ＭＣＵ１１のもつクロック同期形のシリアルＩ／
０（受信側） ３１ ラッチ回路
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成４年４月６日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正内容】
【特許請求の範囲】
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０００２
【補正方法】変更
【補正内容】
【０００２】
【従来の技術】図６は従来のクロック同期形シリアル入
出力装置（以下、シリアルＩ／０という）を持つデータ
処理装置間の接続状態を示すブロック図である。図６に
おいて、１，６，１１はデータ処理装置としてのＭＣＵ
（マイクロコントロールユニット）、３０，７，１２は
ＭＣＵ１，６，１１にそれぞれ備えられるシリアルＩ／
０である。シリアルＩ／０３０，７，１２はクロック信
号に同期してシリアルでデータを送信したり受信したり
するものである。３はシリアルＩ／０３０の送信用デー
タ出力端子、４はシリアルＩ／０３０の送信用クロック
出力端子、８はシリアルＩ／０７の受信用データ入力端
子、９はシリアルＩ／０７の受信用クロック入力端子、
１３はシリアルＩ／０１２の受信用データ入力端子、１
４はシリアルＩ／０１２の受信用クロック入力端子、１
０はＭＣＵ６の割り込み信号入力端子、１５はＭＣＵ１
１の割り込み信号入力端子である。シリアルＩ／０３０
の送信用データ出力端子３はシリアルＩ／０７の受信用
データ入力端子８とシリアルＩ／０１２の受信用データ
入力端子１３に接続されており、また、シリアルＩ／０
３０の送信用クロック出力端子４はシリアルＩ／０７の
受信用クロック入力端子９とシリアルＩ／０１２の受信
用クロック入力端子１４に接続されている。
出力装置（以下、シリアルＩ／０という）を持つデータ
処理装置間の接続状態を示すブロック図である。図６に
おいて、１，６，１１はデータ処理装置としてのＭＣＵ
（マイクロコントロールユニット）、３０，７，１２は
ＭＣＵ１，６，１１にそれぞれ備えられるシリアルＩ／
０である。シリアルＩ／０３０，７，１２はクロック信
号に同期してシリアルでデータを送信したり受信したり
するものである。３はシリアルＩ／０３０の送信用デー
タ出力端子、４はシリアルＩ／０３０の送信用クロック
出力端子、８はシリアルＩ／０７の受信用データ入力端
子、９はシリアルＩ／０７の受信用クロック入力端子、
１３はシリアルＩ／０１２の受信用データ入力端子、１
４はシリアルＩ／０１２の受信用クロック入力端子、１
０はＭＣＵ６の割り込み信号入力端子、１５はＭＣＵ１
１の割り込み信号入力端子である。シリアルＩ／０３０
の送信用データ出力端子３はシリアルＩ／０７の受信用
データ入力端子８とシリアルＩ／０１２の受信用データ
入力端子１３に接続されており、また、シリアルＩ／０
３０の送信用クロック出力端子４はシリアルＩ／０７の
受信用クロック入力端子９とシリアルＩ／０１２の受信
用クロック入力端子１４に接続されている。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】０００４
【補正方法】変更
【補正内容】
【０００４】図８は従来のシリアルＩ／０のデータ受信
部の回路構成を示すブロック図である。２４はデータを
シリアルに受信するためのシフタ、２６は受信したデー
タを格納するための受信バッファレジスタ、２７はバス
配線である。
部の回路構成を示すブロック図である。２４はデータを
シリアルに受信するためのシフタ、２６は受信したデー
タを格納するための受信バッファレジスタ、２７はバス
配線である。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】０００５
【補正方法】変更
【補正内容】
【０００５】次にこの従来例の動作について説明する。
データのシリアル転送を行う場合、データ処理装置１の
シリアルＩ／０３０のデータ送信部の送信用クロック信
号２０が送信用クロック出力端子４より出力され、デー
タ格納レジスタ１６内の転送データが送信用クロック信
号２０に同期してシフタ１８を介して送信用データ出力
端子３よりシリアルに出力される。そして送信用クロッ
ク出力端４から出力された送信用クロック信号２０は、
データ処理装置６のシリアルＩ／０７の受信用クロック
入力端子９およびデータ処理装置１１のシリアルＩ／０
１２の受信用クロック入力端子１４で受け取られ、ま
た、この送信用クロック信号２０に同期してデータ処理
装置１のシリアルＩ／０３０から送信されたデータは、
データ処理装置６のシリアルＩ／０７の受信用データ入
力端子８およびデータ処理装置１１のシリアルＩ／０１
２の受信用データ入力端子１３で受け取られ、データの
転送が行われる。なお、図７の送信側シリアルＩ／０３
０においては、送信用データは転送データ格納レジスタ
１６に格納され、転送開始とともに、このデータが、シ
フタ１８に格納され、シフタ１８により送信用クロック
２０に同期してシリアルに送り出される。また、図８の
受信側のシリアルＩ／０７，１２は、シリアルに転送さ
れてくるデータおよび転送用クロックを、シリアルＩ／
０２，７の受信用データ入力端子８および受信用クロッ
ク入力端子９で受け取り、データ受信用のシフタ２４で
受信したクロックに同期してデータを受け取る。シフタ
２４で受け取ったデータは受信バッファレジスタ２６に
格納される。
データのシリアル転送を行う場合、データ処理装置１の
シリアルＩ／０３０のデータ送信部の送信用クロック信
号２０が送信用クロック出力端子４より出力され、デー
タ格納レジスタ１６内の転送データが送信用クロック信
号２０に同期してシフタ１８を介して送信用データ出力
端子３よりシリアルに出力される。そして送信用クロッ
ク出力端４から出力された送信用クロック信号２０は、
データ処理装置６のシリアルＩ／０７の受信用クロック
入力端子９およびデータ処理装置１１のシリアルＩ／０
１２の受信用クロック入力端子１４で受け取られ、ま
た、この送信用クロック信号２０に同期してデータ処理
装置１のシリアルＩ／０３０から送信されたデータは、
データ処理装置６のシリアルＩ／０７の受信用データ入
力端子８およびデータ処理装置１１のシリアルＩ／０１
２の受信用データ入力端子１３で受け取られ、データの
転送が行われる。なお、図７の送信側シリアルＩ／０３
０においては、送信用データは転送データ格納レジスタ
１６に格納され、転送開始とともに、このデータが、シ
フタ１８に格納され、シフタ１８により送信用クロック
２０に同期してシリアルに送り出される。また、図８の
受信側のシリアルＩ／０７，１２は、シリアルに転送さ
れてくるデータおよび転送用クロックを、シリアルＩ／
０２，７の受信用データ入力端子８および受信用クロッ
ク入力端子９で受け取り、データ受信用のシフタ２４で
受信したクロックに同期してデータを受け取る。シフタ
２４で受け取ったデータは受信バッファレジスタ２６に
格納される。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００１０
【補正方法】変更
【補正内容】
【００１０】この発明の入出力装置における第２の発明
は、クロックに同期して、シリアルに送られてくるデー
タを受信するためのシフタと、このシフタからのデータ
を格納するレジスタとを備えた入出力装置において、予
め割り付けられた自身の装置番号データを格納する装置
番号データレジスタと、上記データが、装置番号データ
か否かを示す認識情報を受け付ける入力端子と、この認
識情報にもとづいて、上記装置番号データレジスタに格
納されたデータと上記シフタに取り込まれたデータとを
比較する比較手段とを備えたものである。
は、クロックに同期して、シリアルに送られてくるデー
タを受信するためのシフタと、このシフタからのデータ
を格納するレジスタとを備えた入出力装置において、予
め割り付けられた自身の装置番号データを格納する装置
番号データレジスタと、上記データが、装置番号データ
か否かを示す認識情報を受け付ける入力端子と、この認
識情報にもとづいて、上記装置番号データレジスタに格
納されたデータと上記シフタに取り込まれたデータとを
比較する比較手段とを備えたものである。
【手続補正６】
【補正対象書類名】図面
【補正対象項目名】図５
【補正方法】変更
【補正内容】
【図５】
【手続補正７】
【補正対象書類名】図面
【補正対象項目名】図８
【補正方法】変更
【補正内容】
【図８】
Claims (4)
- 【請求項１】 送信用のデータを格納するレジスタと、
上記データをクロックに同期させてシリアルに送信する
シフタとを備えた入出力装置において、上記データが、
送信先の入出力装置に予め割り付けられた装置番号デー
タか否かを示す認識情報を格納する装置認識情報レジス
タと、上記認識情報を出力する出力端子とを備えたこと
をと特徴とする入出力装置。 - 【請求項２】 データを取り込み、クロックに同期させ
てこのデータをシリアルに出力するシフタと、このシフ
タからのデータを格納するレジスタとを備えた入出力装
置において、予め割り付けられた自身の装置番号データ
を格納する装置番号データレジスタと、上記データが、
装置番号データか否かを示す認識情報を受け付ける入力
端子と、この認識情報にもとづいて、上記装置番号デー
タレジスタに格納されたデータと上記シフタに取り込ま
れたデータとを比較する比較手段とを備えたことを特徴
とする入出力装置。 - 【請求項３】 上記シフタに格納されたデータと上記装
置番号データレジスタに格納されたデータとを上記比較
手段で比較し、これらデータが一致したときは上記レジ
スタにおけるシフタからのデータ出力の受け付けを許可
し、これらデータが不一致のときは上記レジスタにおけ
るシフタからのデータ出力の受け付けを禁止するように
したことを特徴とする請求項第２項記載の入出力装置。 - 【請求項４】 上記シフタに格納されたデータと上記装
置番号データレジスタに格納されたデータとを上記比較
手段で比較し、これらデータが一致したときは受信完了
割り込みを発生させて上記シフタのデータを上記レジス
タに格納し、上記データが不一致のときは受信完了割り
込みを発生させないで上記シフタのデータを上記レジス
タに格納しないようにしたことを特徴とする請求項第２
項記載の入出力装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3232301A JPH0561820A (ja) | 1991-06-24 | 1991-08-20 | 入出力装置 |
| US07/902,118 US5481753A (en) | 1991-06-24 | 1992-06-22 | I/O device having identification register and data register where identification register indicates output from the data register to be an identifier or normal data |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17872091 | 1991-06-24 | ||
| JP3-178720 | 1991-06-24 | ||
| JP3232301A JPH0561820A (ja) | 1991-06-24 | 1991-08-20 | 入出力装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0561820A true JPH0561820A (ja) | 1993-03-12 |
Family
ID=26498809
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3232301A Pending JPH0561820A (ja) | 1991-06-24 | 1991-08-20 | 入出力装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5481753A (ja) |
| JP (1) | JPH0561820A (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5926648A (en) * | 1996-08-22 | 1999-07-20 | Zilog, Inc. | I/O port and RAM memory addressing technique |
| US5953411A (en) * | 1996-12-18 | 1999-09-14 | Intel Corporation | Method and apparatus for maintaining audio sample correlation |
| US5987614A (en) * | 1997-06-17 | 1999-11-16 | Vadem | Distributed power management system and method for computer |
| US6311246B1 (en) * | 1997-09-04 | 2001-10-30 | Exar Corporation | IC with dual function clock and device ID circuit |
| US6816510B1 (en) | 2000-02-09 | 2004-11-09 | Koninklijke Philips Electronics N.V. | Method for clock synchronization between nodes in a packet network |
| US7546397B2 (en) * | 2006-10-24 | 2009-06-09 | Intersil Americas Inc. | Systems and methods for allowing multiple devices to share the same serial lines |
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Also Published As
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| US5481753A (en) | 1996-01-02 |
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