JPH08228157A

JPH08228157A - データ転送回路

Info

Publication number: JPH08228157A
Application number: JP7055169A
Authority: JP
Inventors: Nobuo Haruyama; 信夫晴山
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1995-02-20
Filing date: 1995-02-20
Publication date: 1996-09-03
Also published as: KR960032930A; GB2298097A; GB2298097B; US5657464A; US5781594A; CN1134072A; GB9603416D0

Abstract

(57)【要約】【目的】固定データの再設定の不要なデータ転送回路
を提供する。【構成】並列の固定データと、並列の入力データとを
選択して出力するスイッチ回路３５と、シフトレジスタ
３６とを設ける。このシフトレジスタ３６には、スイッ
チ回路３５により選択されて出力されたデータを並列に
ロードする第１のモードと、ロードしたデータを直列に
出力する第２のモードとを用意する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、コードレス電話機な
どに好適なデータ転送回路に関する。

【０００２】

【従来の技術】コードレス電話機においては、例えば、
発呼のため、子機から親機に、両者間の接続を要求する
場合着呼により、親機から子機に、両者間の接続を要求
する場合には、親機と子機との間で、その要求やパラメ
ータなどを示すコマンド信号が送受信される。

【０００３】図７は、そのコマンド信号CMNDの信号フォ
ーマットの一例を示し、この信号CMNDは、先頭に16ビッ
トのビット同期信号BSYNを有し、続いて16ビットのフレ
ーム同期信号FSYNを有する。この場合、同期信号BSYN、
FSYNは、それぞれ所定のビットパターンとされている
が、子機から親機に送信されるフレーム同期信号FSYN
と、親機から子機に送信されるフレーム同期信号FSYNと
では、そのビットパターンが違えられている。

【０００４】さらに、コマンド信号CMNDは、信号FSYNに
続いて25ビットのシステム識別コードSYIDと、このコー
ドSYIDのための12ビットの誤り訂正コードECCと、５バ
イトの制御コードCTRLを有する。この場合、システム識
別コードSYIDは、自機と他機とを区別するためのデータ
である。また、制御コードCTRLは、その第１バイトが、
子機および親機の制御内容を示すコードとされ、第２バ
イト〜第５バイトは、第１バイトに関連するパラメータ
ないしデータとされる。

【０００５】そして、子機あるいは親機が、このコマン
ド信号CMNDを受信したときには、そのコマンド信号CMND
に含まれる識別コードSYIDが自機に記憶されている識別
コードSYIDと一致するかどうかがチェックされ、一致し
たときのみ、そのコマンド信号CMNDが有効とされ、一致
しないときには無効とされる。なお、以下の説明におい
ては、簡単のため、識別コードIDから制御コードCTRLま
でのデータを、ユーザデータUSRDと呼ぶ。

【０００６】そして、このようなコマンド信号CMNDは、
例えば図８に示すような転送回路により得ることができ
る。

【０００７】すなわち、それぞれ16ビットの容量を有す
るメモリ（直列入力・直列出力のシフトレジスタ）１１
〜１３が設けられ、メモリ１１にはビット同期信号BSYN
Cが用意される。また、メモリ１２には、親機用のフレ
ーム同期信号FSYNが用意され、メモリ１３には子機用の
フレーム同期信号FSYNが用意される。

【０００８】さらに、16ビットの容量で、直列入力・並
列出力のシフトレジスタ１４が設けられるとともに、16
ビットの容量で、並列入力・直列出力のバッファメモリ
１５が設けられる。また、データ送出用として、16ビッ
トの直列入力・直列出力のシフトレジスタ１６が設けら
れる。

【０００９】さらに、タイミングジェネレータ１９が設
けられ、その出力信号がスイッチ回路１７、１８にその
制御信号として供給されるとともに、シフトクロックSH
FTが形成され、このクロックSHFTがメモリ１１〜１３お
よびシフトレジスタ１６に供給される。

【００１０】そして、マイクロコンピュータ（図示せ
ず）からタイミングジェネレータ１９に、コマンド信号
CMNDの形成の許可あるいは指示を示す信号が供給される
と、シフトクロックSHFTの最初の16クロック期間Ｔ1
に、スイッチ回路１８はメモリ１１に接続される。

【００１１】したがって、最初の16クロック期間Ｔ1に
は、メモリ１１から、これに用意されているビット同期
信号BSYNが取り出されるとともに、これがスイッチ回路
１８を通じてシフトレジスタ１６に供給される。こうし
て、最初の16クロック期間Ｔ1には、メモリ１１に用意
されているビット同期信号BSYNがシフトレジスタ１６に
転送される。

【００１２】そして、第２の16クロック期間Ｔ2になる
と、スイッチ回路１８は、この転送回路が、親機に設け
られている場合には、メモリ１２に接続され、子機に設
けられている場合には、メモリ１３に接続される。

【００１３】したがって、第２の16クロック期間Ｔ2に
は、メモリ１２あるいは１３から、これらに用意されて
いる親機用のフレーム同期信号FSYNあるいは子機用のフ
レーム同期信号FSYNが取り出され、これがスイッチ回路
１８を通じてシフトレジスタ１６に転送されていく。ま
た、これと同時に、シフトレジスタ１６からは、期間Ｔ
1に転送されたビット同期信号BSYNが、シフトクロックS
HFTに同期して出力され、これが端子２２に取り出され
る。

【００１４】さらに、この第２の期間Ｔ2に、端子２１
を通じてユーザデータUSRDの最初の16ビットが、シフト
レジスタ１４に直列に供給されるとともに、タイミング
ジェネレータ１９からシフトレジスタ１４に入力クロッ
クINCKが供給され、ユーザデータUSRDの最初の16ビット
がレジスタ１４にロードされる。

【００１５】さらに、この期間Ｔ2において、レジスタ
１４へのユーザデータUSRDの最初の16ビットのロードが
終了すると、スイッチ回路１７が図の状態に接続され、
タイミングジェネレータ１９からのラッチパルスCLATが
スイッチ回路１７を通じてメモリ１５に供給され、レジ
スタ１４にロードされたユーザデータUSRDの最初の16ビ
ットが、メモリ１５に並列にラッチされる。

【００１６】そして、第３の16クロック期間Ｔ3になる
と、スイッチ回路１７が図とは逆の状態に接続され、シ
フトクロックSHFTがスイッチ回路１７を通じてメモリ１
５に供給されるとともに、スイッチ回路１８はメモリ１
５に接続される。

【００１７】したがって、この第３の16クロック期間Ｔ
3には、メモリ１５のデータ、すなわち、第２の期間Ｔ2
にメモリ１５にロードされたユーザデータUSRDの最初の
16ビットが、スイッチ回路１８を通じてシフトレジスタ
１６に転送されていく。また、これと同時に、シフトレ
ジスタ１６からは、期間Ｔ2に転送されたフレーム同期
信号FSYNが、シフトクロックSHFTに同期して出力され、
これが端子２２に取り出される。

【００１８】さらに、この第３の期間Ｔ3に、端子２１
を通じてユーザデータUSRDの続く16ビットが、シフトレ
ジスタ１４に直列に供給されるとともに、入力クロック
INCKがスイッチ回路１７を通じてシフトレジスタ１４に
供給され、ユーザデータUSRDの続く16ビットがレジスタ
１４にロードされる。

【００１９】さらに、この期間Ｔ3において、レジスタ
１４へのユーザデータUSRDの続く16ビットのロードが終
了すると、ラッチパルスCLATがスイッチ回路１７を通じ
てメモリ１５に供給され、レジスタ１４にロードされて
いるユーザデータUSRDの続く16ビットが、メモリ１５に
並列に転送されてロードされる。

【００２０】そして、第４の16クロック期間Ｔ4になる
と、シフトクロックSHFTがスイッチ回路１７を通じてメ
モリ１５に供給されるとともに、スイッチ回路１８はメ
モリ１５に接続される。

【００２１】したがって、この第４の16クロック期間Ｔ
4には、メモリ１５のデータ、すなわち、第３の期間Ｔ3
にメモリ１５にロードされたユーザデータUSRDの続く16
ビットが、スイッチ回路１８を通じてシフトレジスタ１
６に転送されていく。また、これと同時に、シフトレジ
スタ１６からは、期間Ｔ3に転送されたユーザデータUSR
Dの最初の16ビットが、シフトクロックSHFTに同期して
出力され、これが端子２２に取り出される。

【００２２】そして、以後、期間Ｔ3、Ｔ4と同様の動作
が繰り返され、すべてのユーザデータUSRDが端子２２に
取り出されると、これで、１回のコマンド信号CMNDの出
力を終了する。

【００２３】こうして、この図８の転送回路によれば、
コマンド信号CMNDを出力することができる。

【００２４】

【発明が解決しようとする課題】ところが、上述の転送
回路においては、メモリ１１〜１３の同期信号BSYN、FS
YNをレジスタ１６に転送するようにしているので、同期
信号BSYN、FSYNが固定のデータであるにもかかわらず、
コマンド信号CMNDを送出するごとに、メモリ１１〜１３
に同期信号BSYN、FSYNをセットする必要がある。

【００２５】この発明は、このような問題点を解決しよ
うとするものである。

【００２６】

【課題を解決するための手段】このため、この発明にお
いては、並列の固定データと、並列の入力データとを選
択して出力するスイッチ回路と、シフトレジスタとを有
し、このシフトレジスタは、上記スイッチ回路により選
択されて出力されたデータを並列にロードする第１のモ
ードと、上記ロードしたデータを直列に出力する第２の
モードとを有するようにしたデータ転送回路とするもの
である。

【００２７】

【作用】固定データおよび入力データは、スイッチ回路
を通じてシフトレジスタに並列にロードされ、その後、
そのシフトレジスタから直列に取り出される。

【００２８】

【実施例】図１において、同期信号の形成回路３１、３
２が設けられる。この場合、形成回路３１は、16ビット
のビット同期信号BSYNを形成するものであり、形成回路
３２は、16ビットのフレーム同期信号FSYNを形成するも
のである。また、形成回路３２は、端子４４を“Ｈ”レ
ベルあるいは“Ｌ”レベルにすることにより、親機用の
フレーム同期信号FSYNあるいは子機用のフレーム同期信
号FSYNを形成するようにされている。

【００２９】さらに、これら形成回路３１、３２は、そ
の形成された同期信号BSYN、FSYNを並列に出力するもの
である。したがって、詳細は後述するが、実際の形成回
路３１、３２は、同期信号BSYN、FSYNの各ビットの信号
ラインを、“Ｈ”レベルの信号ラインあるいは“Ｌ”レ
ベルの信号ラインに接続することにより、同期信号BSY
N、FSYNを形成するようにされている。

【００３０】また、16ビットの容量で、直列入力・並列
出力のシフトレジスタ３３が設けられるとともに、16ビ
ットの容量で、並列入力・並列出力のバッファメモリ３
４が設けられる。

【００３１】さらに、16ビットの並列入力・直列出力の
シフトレジスタ３６が設けられる。この場合、このレジ
スタ３６は、バッファ用メモリおよびデータ送出用シフ
トレジスタとして動作するもので、これに供給されるシ
フトアクティブ信号MSHTが“Ｌ”レベルのときには、バ
ッファメモリとして動作し（メモリモード）、“Ｈ”レ
ベルのときは、バッファしているデータを出力するシフ
トレジスタとして動作する（レジスタモード）ものであ
る。なお、このように動作するシフトレジスタ３６は、
詳細を後述するが、16個のＤフリップフロップ回路の接
続を切り換えることにより構成することができる。

【００３２】また、タイミングジェネレータ３７が設け
られ、これにはマイクロコンピュータ（図示せず）から
端子４３を通じてコマンド信号CMNDの形成の許可あるい
は指示を示す信号ENBLが供給される。そして、この許可
信号ENBLに基づいてジェネレータ３７において各種の信
号が形成され、それぞれの回路に供給される。

【００３３】このような構成において、図２Ａに示すよ
うに、任意の時点に許可信号ENBLが、“Ｈ”レベルから
“Ｌ”レベルになると、これによりタイミングジェネレ
ータ１９において、図２Ｂに示すように、シフトクロッ
クSHFTが形成されるようになる。そして、このシフトク
ロックSHFTが、シフトレジスタ３６に供給される。

【００３４】さらに、タイミングジェネレータ３７にお
いて、図２Ｃに示すように、シフトクロックSHFTの最初
の16クロックの期間Ｔ11のうち、最初の１クロック期間
だけ“Ｌ”レベルとなるシフトアクティブ信号MSHTが形
成され、この信号MSHTがレジスタ３６に供給され、MSHT
＝“Ｌ”の期間、レジスタ３６はメモリモードとされ
る。

【００３５】また、タイミングジェネレータ３７におい
て、図２Ｄに示すように、シフトクロックSHFTの最初の
16クロックの期間Ｔ11のうち、最初の１クロック期間だ
け“Ｈ”レベルとなるビットアクティブ信号MBITが形成
され、この信号MBITがスイッチ回路３５に供給されてス
イッチ回路３５は形成回路３１に接続される。

【００３６】したがって、形成回路３１からのビット同
期信号BSYNが、スイッチ回路３５を通じてレジスタ３６
に並列に供給されるとともに、シフトクロックSHFTの最
初の立ち上がりにより、レジスタ３６に並列にロードさ
れる。

【００３７】そして、期間Ｔ11の残る期間には、MSHT＝
“Ｈ”となってレジスタ３６はレジスタモードとされる
とともに、シフトクロックSHFTがレジスタ３６に連続し
て供給される。したがって、レジスタ３６にロードされ
たビット同期信号BSYNは、レジスタ３６から１ビットず
つ直列に出力され、端子４２に取り出される。

【００３８】こうして、最初の16ビット期間Ｔ11には、
形成回路３１からのビット同期信号BSYNを、端子４２に
得ることができる。

【００３９】そして、シフトクロックSHFTの第２の16ク
ロック期間Ｔ12になると、最初の１クロック期間だけ、
MSHT＝“Ｌ”となってレジスタ３６はメモリモードとさ
れる。また、タイミングジェネレータ３７において、図
２Ｅに示すように、期間Ｔ12のうち、最初の１クロック
期間だけ“Ｈ”レベルとなるフレームアクティブ信号MF
RMが形成され、この信号MFRMがスイッチ回路３５に供給
されてスイッチ回路３５は形成回路３２に接続される。

【００４０】したがって、形成回路３２からのフレーム
同期信号FSYNが、スイッチ回路３５を通じてレジスタ３
６に並列に供給されるとともに、シフトクロックSHFTの
最初の立ち上がりにより、レジスタ３６に並列にロード
される。

【００４１】そして、期間Ｔ12の残る期間には、MSHT＝
“Ｈ”となってレジスタ３６はレジスタモードとされる
とともに、シフトクロックSHFTがレジスタ３６に連続し
て供給される。したがって、レジスタ３６にロードされ
たフレーム同期信号FSYNは、レジスタ３６から１ビット
ずつ直列に出力され、これが端子４２に取り出される。

【００４２】こうして、第２の16ビット期間Ｔ12には、
形成回路３２からのフレーム同期信号FSYNを、端子４２
に得ることができる。

【００４３】さらに、この第２の16ビット期間Ｔ12の前
半の期間に、図２Ｆに示すように、ユーザデータUSRDの
最初の16ビットが、マイクロコンピュータから端子４１
を通じてシフトレジスタ３３に直列に供給されるととも
に、タイミングジェネレータ３７において、入力クロッ
クINCKが形成され、これがシフトレジスタ３３に供給さ
れ、ユーザデータUSRDの最初の16ビットがレジスタ３３
にロードされる。

【００４４】そして、このレジスタ１４へのユーザデー
タUSRDの最初の16ビットのロードを終了すると、図２Ｇ
に示すように、タイミングジェネレータ３７からラッチ
パルスCLATが出力され、このラッチパルスCLATがメモリ
１５に供給され、レジスタ３３にロードされているユー
ザデータUSRDの最初の16ビットが、メモリ３４に並列に
転送されてラッチされる。

【００４５】そして、シフトクロックSHFTの第３の16ク
ロック期間Ｔ13になると、最初の１クロック期間だけ、
MSHT＝“Ｌ”となってレジスタ３６はメモリモードとさ
れる。また、タイミングジェネレータ３７において、図
２Ｈに示すように、期間Ｔ13のうち、最初の１クロック
期間だけ“Ｈ”レベルとなるデータアクティブ信号MDAT
が形成され、この信号MDATがスイッチ回路３５に供給さ
れてスイッチ回路３５はメモリ３４に接続される。

【００４６】したがって、期間Ｔ12にメモリ３４にラッ
チされたユーザデータUSRDの最初の16ビットが、スイッ
チ回路３５を通じてレジスタ３６に並列に供給されると
ともに、シフトクロックSHFTの最初の立ち上がりによ
り、レジスタ３６に並列にロードされる。

【００４７】そして、期間Ｔ13の残る期間には、MSHT＝
“Ｈ”となってレジスタ３６はレジスタモードとされる
とともに、シフトクロックSHFTが連続して供給されるの
で、レジスタ３６にロードされたユーザデータUSRDの最
初の16ビットは、レジスタ３６から１ビットずつ直列に
出力され、これが端子４２に取り出される。

【００４８】こうして、第３の16ビット期間Ｔ13には、
ユーザビットUSRDの最初の16ビットを、端子４２に得る
ことができる。

【００４９】さらに、この第３の16ビット期間Ｔ13の前
半の期間に、ユーザデータUSRDの続く16ビットが、マイ
クロコンピュータから端子４１を通じてシフトレジスタ
３３に直列に供給されるとともに、タイミングジェネレ
ータ３７において、入力クロックINCKが形成され、これ
がシフトレジスタ３３に供給され、ユーザデータUSRDの
続く16ビットがレジスタ３３にロードされる。

【００５０】そして、このレジスタ１４へのユーザデー
タUSRDの続く16ビットのロードを終了すると、タイミン
グジェネレータ３７からラッチパルスCLATが出力され、
このラッチパルスCLATがメモリ１５に供給され、レジス
タ３３にロードされているユーザデータUSRDの続く16ビ
ットが、メモリ３４に並列に転送されてラッチされる。

【００５１】そして、以後、期間Ｔ13と同様の動作が繰
り返され、すべてのユーザデータUSRDが端子４２に取り
出されると、これで１回のコマンド信号CMNDの出力を終
了する。

【００５２】こうして、この図１の転送回路によれば、
コマンド信号CMNDを形成することができる。そして、そ
の場合、形成回路３１、３２は、同期信号BSYN、FSYNを
並列に出力するので、同期信号BSYN、FSYNの各ビットの
信号ラインを、電源ラインあるいは接地ラインに接続す
ることにより、同期信号BSYN、FSYNを形成することがで
きる。

【００５３】したがって、形成回路３１、３２は信号ラ
インの結線だけで構成することができ、フリップフロッ
プ回路などが不要なので、コマンド信号SMNDを送出する
ごとに、同期信号BSYN、FSYNをセットする必要がない。
また、これにより回路規模を小さくすることができると
ともに、消費電力を低減することができる。

【００５４】また、この転送回路が、親機に使用される
場合と、子機に使用される場合とで、スイッチ回路３５
の制御を変更する必要もない。

【００５５】図３〜図６は、上述した転送回路の具体例
を示す。ただし、紙面の都合で、全体を分割するととも
に、一部を省略して示しているもので、図３の右側が図
４の左側に続き、図４の右側が図５の左側に続き、図５
の右側が図６の左側に続く。

【００５６】そして、スイッチ回路３５は、16組のスイ
ッチ回路３５Ａ〜３５Ｐから構成されるとともに、この
スイッチ回路３５Ａ〜３５Ｐのそれぞれは、４つのアン
ド回路Ｑ1〜Ｑ4と、オア回路Ｑ5とから構成される。ま
た、シフトレジスタ３６は、16個のＤフリップフロップ
回路３６Ａ〜３６Ｐから構成される。

【００５７】この場合、アンド回路Ｑ1〜Ｑ1は、ビット
同期信号BSYNを選択してシフトレジスタ３６に供給する
ためのものである。そして、“Ｈ”レベルの信号ライン
と、“Ｌ”レベルの信号ラインとが所定のパターンでア
ンド回路Ｑ1〜Ｑ1に接続されることにより、ビット同期
信号BSYNの形成回路３１が構成される。

【００５８】また、アンド回路Ｑ2〜Ｑ2は、フレーム同
期信号FSYNを選択してシフトレジスタ３６に供給するた
めのものである。そして、この転送回路が親機に設けら
れるか、子機に設けられるかによって、端子４４、４５
が“Ｈ”レベルあるいは“Ｌ”レベルに設定されてイク
スクルーシブオア回路Ｑ11、Ｑ12の出力レベルが“Ｈ”
あるいは“Ｌ”に設定される。そして、この出力信号の
信号ラインと、“Ｈ”レベルの信号ラインと、“Ｌ”レ
ベルの信号ラインとが、所定のパターンでアンド回路Ｑ
2〜Ｑ2に接続されることにより、フレーム同期信号FSYN
の形成回路３２が構成成される。

【００５９】さらに、アンド回路Ｑ3〜Ｑ3は、ユーザデ
ータUSRDを選択してシフトレジスタ３６に供給するため
のものである。また、アンド回路Ｑ4〜Ｑ4は、シフトレ
ジスタ３６の動作モードを、メモリモードと、レジスタ
モードとに切り換えるためのものであり、レジスタ３６
の一部でもある。

【００６０】なお、シフトレジスタ３３は、16個のＤフ
リップフロップ回路を縦続接続して構成することがで
き、バッファメモリ３４は、16個のＤフリップフロップ
回路を独立に設けることにより構成することができる。

【００６１】そして、シフトレジスタ３３にユーザデー
タUSRDが直列に供給されるとともに、入力クロックINCK
が供給されると、そのユーザデータUSRDがシフトレジス
タ３３に取り込まれる。さらに、ユーザデータUSRDの16
ビットがレジスタ３３に取り込まれたとき、バッファメ
モリ３４にラッチパルスCLATが供給されると、シフトレ
ジスタ３３の16ビットのユーザデータUSRDが、メモリ３
４に並列にロードされ、メモリ３４からはユーザデータ
USRDが、16ビット単位で並列に出力されることになる。

【００６２】したがって、以上の処理を、期間Ｔ12、Ｔ
13、Ｔ14、……の各前半の期間に行うことにより、ユー
ザデータUSRDの送出に備えることができる。

【００６３】一方、期間Ｔ11の最初の１クロック期間
（シフトクロックSHFTの１クロック期間）には、MSHT＝
“Ｌ”なので、アンド回路Ｑ4〜Ｑ4によりフリップフロ
ップ回路３６Ａ〜３６Ｂはそれぞれ独立した状態（メモ
リモード）となる。また、この１クロック期間には、MB
IT＝“Ｈ”なので、ビット同期信号BSYNが、アンド回路
Ｑ1〜Ｑ1を通じてフリップフロップ回路３６Ａ〜３６Ｐ
に並列に供給される。さらに、このとき、クロックSHFT
が、フリップフロップ回路３６Ａ〜３６Ｐに供給され
る。したがって、ビット同期信号BSYNが、フリップフロ
ップ回路３６Ａ〜３６Ｐに並列にロードされることにな
る。

【００６４】そして、期間Ｔ11の残る期間には、MSHT＝
“Ｈ”になるので、フリップフロップ回路３６Ａ〜３６
Ｐは、アンド回路Ｑ4〜Ｑ4を通じて縦続接続され、シフ
トレジスタの状態（レジスタモード）となる。そして、
そのようなフリップフロップ回路３６Ａ〜３６Ｐに、シ
フトクロックSHFTが供給されるので、フリップフロップ
回路３６Ａ〜３６Ｐにロードされているビット同期信号
BSYNが、フリップフロップ回路３６Ｐから直列に取り出
されることになる。

【００６５】さらに、期間Ｔ12の最初の１クロック期間
には、MSHT＝“Ｌ”なので、アンド回路Ｑ4〜Ｑ4により
フリップフロップ回路３６Ａ〜３６Ｂはそれぞれ独立し
た状態（メモリモード）となる。また、この１クロック
期間には、MFRM＝“Ｈ”なので、フレーム同期信号FSYN
が、アンド回路Ｑ2〜Ｑ2を通じてフリップフロップ回路
３６Ａ〜３６Ｐに並列に供給される。さらに、このと
き、クロックSHFTが、フリップフロップ回路３６Ａ〜３
６Ｐに供給される。したがって、フレーム同期信号FSYN
が、フリップフロップ回路３６Ａ〜３６Ｐに並列にロー
ドされることになる。

【００６６】そして、期間Ｔ12の残る期間には、MSHT＝
“Ｈ”になるので、フリップフロップ回路３６Ａ〜３６
Ｐは、アンド回路Ｑ4〜Ｑ4を通じて縦続接続され、シフ
トレジスタの状態（レジスタモード）となる。そして、
そのようなフリップフロップ回路３６Ａ〜３６Ｐに、シ
フトクロックSHFTが供給されるので、フリップフロップ
回路３６Ａ〜３６Ｐにロードされているフレーム同期信
号FSYNが、フリップフロップ回路３６Ｐから直列に取り
出されることになる。

【００６７】さらに、期間Ｔ13の最初の１クロック期間
には、MSHT＝“Ｌ”なので、アンド回路Ｑ4〜Ｑ4により
フリップフロップ回路３６Ａ〜３６Ｂはそれぞれ独立し
た状態（メモリモード）となる。また、この１クロック
期間には、MDAT＝“Ｈ”なので、ユーザデータUSRDの最
初の16ビットが、アンド回路Ｑ3〜Ｑ3を通じてフリップ
フロップ回路３６Ａ〜３６Ｐに並列に供給される。さら
に、このとき、クロックSHFTが、フリップフロップ回路
３６Ａ〜３６Ｐに供給される。したがって、ユーザデー
タUSRDの最初の16ビットが、フリップフロップ回路３６
Ａ〜３６Ｐに並列にロードされることになる。

【００６８】そして、期間Ｔ13の残る期間には、MSHT＝
“Ｈ”になるので、フリップフロップ回路３６Ａ〜３６
Ｐは、アンド回路Ｑ4〜Ｑ4を通じて縦続接続され、シフ
トレジスタの状態（レジスタモード）となる。そして、
そのようなフリップフロップ回路３６Ａ〜３６Ｐに、シ
フトクロックSHFTが供給されるので、フリップフロップ
回路３６Ａ〜３６ＰにロードされているユーザデータUS
RDの最初の16ビットが、フリップフロップ回路３６Ｐか
ら直列に取り出されることになる。

【００６９】そして、以後、期間Ｔ13と同様の処理が繰
り返され、すべてのユーザデータUSRDが取り出される
と、これで１回のコマンド信号CMNDの出力を終了する。

【００７０】こうして、この転送回路によれば、コマン
ド信号CMNDを出力することができるが、同期信号BSYN、
FSYNの各ビットの信号ラインを、“Ｈ”レベルの信号ラ
インあるいは“Ｌ”レベルの信号ラインに接続すること
により、同期信号BSYN、FSYNを形成しているので、形成
回路３１、３２は信号ラインの結線だけで構成すること
ができ、フリップフロップ回路などが不要となる。した
がって、コマンド信号SMNDを送出するごとに、同期信号
BSYN、FSYNをセットする必要がない。また、これにより
回路規模を小さくすることができるとともに、消費電力
を低減することができる。

【００７１】

【発明の効果】この発明によれば、同期信号の形成回路
は信号ラインの結線だけで構成することができ、フリッ
プフロップ回路などが不要なので、コマンド信号を送出
するごとに、同期信号をセットする必要がない。また、
これにより回路規模を小さくすることができるととも
に、消費電力を低減することができる。

【図面の簡単な説明】

【図１】この発明の一例を示す系統図である。

【図２】この発明を説明するための波形図である。

【図３】この発明の一例の一部を示す接続図である。

【図４】図３の続きの一例を示す接続図である。

【図５】図４の続きの一例を示す接続図である。

【図６】図５の続きの一例を示す接続図である。

【図７】信号フォーマットの一例を示す接図である。

【図８】この発明を説明するための系統図である。

【符号の説明】

３１形成回路（ビット同期信号用）３２形成回路（フレーム同期信号用）３３シフトレジスタ（データ入力用）３４バッファメモリ３６シフトレジスタ（データ出力用）３７タイミングジェネレータ

Claims

【特許請求の範囲】

【請求項１】並列の固定データと、並列の入力データと
を選択して出力するスイッチ回路と、シフトレジスタとを有し、このシフトレジスタは、上記スイッチ回路により選択さ
れて出力されたデータを並列にロードする第１のモード
と、上記ロードしたデータを直列に出力する第２のモードと
を有するようにしたデータ転送回路。
【請求項２】請求項１に記載のデータ転送回路におい
て、上記固定データは、その各ビットの信号ラインが、
“Ｈ”レベルあるいは“Ｌ”の信号ラインに接続されて
形成されるようにしたデータ転送回路。
【請求項３】請求項１に記載のデータ転送回路におい
て、上記シフトレジスタは、上記固定データおよび上記入力
データのビット数に対応した数のフリップフロップ回路
を有し、上記第１のモードにおいては、上記フリップフロップ回
路は互いに分離され、上記第２のモードにおいては、上記フリップフロップ回
路が縦続接続されるようにしたデータ転送回路。
【請求項４】請求項２に記載のデータ転送回路におい
て、上記シフトレジスタは、上記固定データおよび上記入力
データのビット数に対応した数のフリップフロップ回路
を有し、上記第１のモードにおいては、上記フリップフロップ回
路は互いに分離され、上記第２のモードにおいては、上記フリップフロップ回
路が縦続接続されるようにしたデータ転送回路。
【請求項５】請求項１に記載のデータ転送回路におい
て、直列入力・並列出力の別のシフトレジスタと、このシフトレジスタの出力が並列にロードされるバッフ
ァメモリとを有し、入力データが上記別のシフトレジスタに直列に供給さ
れ、上記バッファメモリから上記並列の入力データが出力さ
れるようにしたデータ転送回路。