JPH056225B2 - - Google Patents
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- JPH056225B2 JPH056225B2 JP61100118A JP10011886A JPH056225B2 JP H056225 B2 JPH056225 B2 JP H056225B2 JP 61100118 A JP61100118 A JP 61100118A JP 10011886 A JP10011886 A JP 10011886A JP H056225 B2 JPH056225 B2 JP H056225B2
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- JP
- Japan
- Prior art keywords
- circuit
- period
- terminal
- central processing
- reset
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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- Debugging And Monitoring (AREA)
- Multi Processors (AREA)
Description
【発明の詳細な説明】
〔概要〕
本発明は中央処理装置のリセツト回路であつ
て、各中央処理装置が所定時間間隔内で出力する
計時用パルスの周期を加算し、その値が各中央処
理装置夫々の所定時間間隔の総和より大となつた
ときリセツトパルスを生成することにより、タイ
マ回路が１個で済む簡易構成とする。
て、各中央処理装置が所定時間間隔内で出力する
計時用パルスの周期を加算し、その値が各中央処
理装置夫々の所定時間間隔の総和より大となつた
ときリセツトパルスを生成することにより、タイ
マ回路が１個で済む簡易構成とする。
本発明は中央処理装置のリセツト回路に関し、
特に複数の中央処理装置のうちのいずれかが暴走
したとき、全ての中央処理装置をリセツトする回
路に関する。
特に複数の中央処理装置のうちのいずれかが暴走
したとき、全ての中央処理装置をリセツトする回
路に関する。
フアクシミリ，複写機等の事務機器では複数の
中央処理装置（以下「CPU」という）を有し、
複数のCPUを連動させて動作制御等の処理を行
なうものがある。
中央処理装置（以下「CPU」という）を有し、
複数のCPUを連動させて動作制御等の処理を行
なうものがある。
１台の機器に設けられた複数のCPUのうちい
ずれか一のCPUが暴走した場合には、暴走した
CPUをリセツトするだけでなく、他のCPUも全
てリセツトする必要がある。
ずれか一のCPUが暴走した場合には、暴走した
CPUをリセツトするだけでなく、他のCPUも全
てリセツトする必要がある。
第６図は従来の中央処理装置のリセツト回路の
一例のブロツク系統図を示す。ｎ個のCPU１０1
〜１０o夫々は、正常動作時に所定時間間隔内で
必らず計時用パルスを出力するようプログラムさ
れている。つまり、計時用パルスの周期が所定時
間間隔を越えるのは暴走したときのみである。
一例のブロツク系統図を示す。ｎ個のCPU１０1
〜１０o夫々は、正常動作時に所定時間間隔内で
必らず計時用パルスを出力するようプログラムさ
れている。つまり、計時用パルスの周期が所定時
間間隔を越えるのは暴走したときのみである。
CPU１０1〜１０o夫々が端子CKより出力する
計時用パルスは、ｎ個のウオツチドツグタイマ１
１1〜１１o夫々の端子CKに供給される。ウオツ
チドツグタイマ１１1〜１１o夫々は、供給される
計時用パルスの周期が所定時間内であれば端子
出力をハイレベルとし、上記周期が所定時間を越
えたときローレベルのリセツト信号を出力する。
計時用パルスは、ｎ個のウオツチドツグタイマ１
１1〜１１o夫々の端子CKに供給される。ウオツ
チドツグタイマ１１1〜１１o夫々は、供給される
計時用パルスの周期が所定時間内であれば端子
出力をハイレベルとし、上記周期が所定時間を越
えたときローレベルのリセツト信号を出力する。
ウオツチドツグタイマ１１1〜１１o夫々の出力
するリセツト信号は負論理動作のOR回路１２に
供給され、OR回路１２はいずれかのウオツチド
ツグタイマ（例えば１１2）からリセツト信号が
供給されると、このリセツト信号を全てのCPU
１０1〜１０o夫々のリセツト端子に供給する。
これによつて全てのCPU１０1〜１０oがリセツト
され、その後互いに連動して動作を行なう。
するリセツト信号は負論理動作のOR回路１２に
供給され、OR回路１２はいずれかのウオツチド
ツグタイマ（例えば１１2）からリセツト信号が
供給されると、このリセツト信号を全てのCPU
１０1〜１０o夫々のリセツト端子に供給する。
これによつて全てのCPU１０1〜１０oがリセツト
され、その後互いに連動して動作を行なう。
第６図示の回路では１個のCPUにつき１個の
ウオツチドツグタイマが必要で、各ウオツチドツ
グタイマには外付けのコンデンサが必要であるた
め、CPUの個数が多い程、回路構成が複数かつ
大型となり、高価になるという問題点があつた。
ウオツチドツグタイマが必要で、各ウオツチドツ
グタイマには外付けのコンデンサが必要であるた
め、CPUの個数が多い程、回路構成が複数かつ
大型となり、高価になるという問題点があつた。
本発明はこのような点にかんがみてなされたも
ので、単一のウオツチドツグタイマで複数の
CPUの暴走を監視し、その暴走時にリセツト可
能な中央処理装置のリセツト回路を提供すること
を目的する。
ので、単一のウオツチドツグタイマで複数の
CPUの暴走を監視し、その暴走時にリセツト可
能な中央処理装置のリセツト回路を提供すること
を目的する。
本発明の中央処理装置のリセツト回路は、複数
の中央処理装置１０1〜１０o夫々が正常動作時に
所定時間間隔内で出力する複数系統の計時用パル
スを出力しており、上記複数系統の計時用パルス
が所定の順序で全て入来したときセツトされ、そ
の後上記所定の順序で最後とされた計時用パルス
が再び入来したときリセツトされて周期加算パル
スを生成する周期加算回路１３と、 上記周期加算回路１３のセツト後の周期加算パ
ルスの周期を計時して、その値が少なくとも該複
数の中央処理装置１０1〜１０o夫々の所定時間間
隔の総和より大となつたときリセツト信号を生成
し、該複数の中央処理装置１４1〜１４o夫々をリ
セツトするタイマ回路１７とを有する。
の中央処理装置１０1〜１０o夫々が正常動作時に
所定時間間隔内で出力する複数系統の計時用パル
スを出力しており、上記複数系統の計時用パルス
が所定の順序で全て入来したときセツトされ、そ
の後上記所定の順序で最後とされた計時用パルス
が再び入来したときリセツトされて周期加算パル
スを生成する周期加算回路１３と、 上記周期加算回路１３のセツト後の周期加算パ
ルスの周期を計時して、その値が少なくとも該複
数の中央処理装置１０1〜１０o夫々の所定時間間
隔の総和より大となつたときリセツト信号を生成
し、該複数の中央処理装置１４1〜１４o夫々をリ
セツトするタイマ回路１７とを有する。
本発明において、複数のCPU夫々が出力する
計時用パルスが所定の順序で全て入来したとき周
期加算回路をセツトし、その後所定の順序で最後
とされた計時用パルスが再び入来したとき周期加
算回路をリセツトして周期加算パルスを生成し、
この周期加算パルスの周期がタイマ回路で計時さ
れて、複数のCPUの所定時間間隔の総和より大
となつたときリセツト信号が生成される。従つ
て、タイヤ回路は単一で済む。
計時用パルスが所定の順序で全て入来したとき周
期加算回路をセツトし、その後所定の順序で最後
とされた計時用パルスが再び入来したとき周期加
算回路をリセツトして周期加算パルスを生成し、
この周期加算パルスの周期がタイマ回路で計時さ
れて、複数のCPUの所定時間間隔の総和より大
となつたときリセツト信号が生成される。従つ
て、タイヤ回路は単一で済む。
第１図は本発明回路の一実施例のブロツク系統
図を示す。同図中、第４図と同一部分には同一符
号を付し、その説明を省略する。
図を示す。同図中、第４図と同一部分には同一符
号を付し、その説明を省略する。
第１図において、CPU１０1〜１０o夫々の端子
CKは、周期加算回路１３を構成するｎ個のＤ型
フリツプフロツプFF１４1〜１４o夫々のクロツ
ク入力端子CK1〜CKoに接続されている。
CKは、周期加算回路１３を構成するｎ個のＤ型
フリツプフロツプFF１４1〜１４o夫々のクロツ
ク入力端子CK1〜CKoに接続されている。
周期加算回路１３はＤ型フリツプフロツプ１４
１〜１４oとNAND回路１５とより構成されてい
る。フリツプフロツプ１４1のデータ入力端子D1
は電源端子１６に接続されて常時ハイレベルとさ
れている。フリツプフロツプ１４1のQ1端子出力
は次段のフリツプフロツプ１４2のデータ入力端
子D2及びクリア端子CLR2に接続され、フリツプ
フロツプ１４2〜１４oも同様に接続されている。
最終段のフリツプフロツプ１４oのQo端子出力は
NAND回路１５に供給される。NAND回路１５
にはCPUoの端子CKより出力される計時用パル
スが供給され、NAND回路１５出力は初段のフ
リツプフロツプ１４1のクリア端子CLR1に供給さ
れる。
１〜１４oとNAND回路１５とより構成されてい
る。フリツプフロツプ１４1のデータ入力端子D1
は電源端子１６に接続されて常時ハイレベルとさ
れている。フリツプフロツプ１４1のQ1端子出力
は次段のフリツプフロツプ１４2のデータ入力端
子D2及びクリア端子CLR2に接続され、フリツプ
フロツプ１４2〜１４oも同様に接続されている。
最終段のフリツプフロツプ１４oのQo端子出力は
NAND回路１５に供給される。NAND回路１５
にはCPUoの端子CKより出力される計時用パル
スが供給され、NAND回路１５出力は初段のフ
リツプフロツプ１４1のクリア端子CLR1に供給さ
れる。
ここで、フリツプフロツプ１４1がクリアされ
た状態で、CPU１０1の端子CKより第２図Ａに
示す計時用パルスa1が入来すると、フリツプフロ
ツプ１４1のQ1端子出力は、第２図Ｂに示す如く
計時用パルスa1の最初のパルスの立下がり時にハ
イレベルとなる。CPU１０2の出力する第２図Ｃ
に示す如き計時用パルスa2を供給されているフリ
ツプフロツプ１４2は、Q1端子出力がハイレベル
となつた後の計時用パルスa2の立下がり時に、
Q2端子出力を第２図Ｄに示す如くハイレベルと
する。同様にしてCPU１０oの出力する第２図Ｅ
示す如き計時用パルスaoを供給されているフリツ
プフロツプ１４oは、そのデータ入力端子Doに供
給される前段のフリツプフロツプのＱ端子出力が
ハイレベルとなつた後の計時用パルスaoの立下が
り時に、Qo端子出力を第２図Ｆに示す如くハイ
レベルとする。またQo端子出力がハイレベルと
なつた後の計時用パルスaoの立上がりによつて全
てのフリツプフロツプ１４1〜１４oはクリアされ
Q1〜Qo端子出力は全てローレベルとなる。
た状態で、CPU１０1の端子CKより第２図Ａに
示す計時用パルスa1が入来すると、フリツプフロ
ツプ１４1のQ1端子出力は、第２図Ｂに示す如く
計時用パルスa1の最初のパルスの立下がり時にハ
イレベルとなる。CPU１０2の出力する第２図Ｃ
に示す如き計時用パルスa2を供給されているフリ
ツプフロツプ１４2は、Q1端子出力がハイレベル
となつた後の計時用パルスa2の立下がり時に、
Q2端子出力を第２図Ｄに示す如くハイレベルと
する。同様にしてCPU１０oの出力する第２図Ｅ
示す如き計時用パルスaoを供給されているフリツ
プフロツプ１４oは、そのデータ入力端子Doに供
給される前段のフリツプフロツプのＱ端子出力が
ハイレベルとなつた後の計時用パルスaoの立下が
り時に、Qo端子出力を第２図Ｆに示す如くハイ
レベルとする。またQo端子出力がハイレベルと
なつた後の計時用パルスaoの立上がりによつて全
てのフリツプフロツプ１４1〜１４oはクリアされ
Q1〜Qo端子出力は全てローレベルとなる。
従つて、フリツプフロツプ１４oのQo端子出力
のパルスは、そのローレベル期間がCPU１０1〜
１０o夫々の出力する計時用パルスa1〜ao夫々が
a1，a2，…aoの順序で全て入来する期間であり、
ハイレベル期間が計時用パルスaoの１周期であ
る。なお、このハイレベル期間を計時用パルスao
の１周期より小さくするよう回路構成を行なつて
も良い。
のパルスは、そのローレベル期間がCPU１０1〜
１０o夫々の出力する計時用パルスa1〜ao夫々が
a1，a2，…aoの順序で全て入来する期間であり、
ハイレベル期間が計時用パルスaoの１周期であ
る。なお、このハイレベル期間を計時用パルスao
の１周期より小さくするよう回路構成を行なつて
も良い。
上記フリツプフロツプ１４oのQo端子出力のパ
ルスはウオツチドツグタイマ１７に供給される。
ウオツチドツグタイマ１７は第３図に示す構成で
ある。
ルスはウオツチドツグタイマ１７に供給される。
ウオツチドツグタイマ１７は第３図に示す構成で
ある。
第３図において、端子２０には第４図Ａに示す
如きQo端子出力のパルスが入来し、Ｄ型フリツ
プフロツプ２２のクロツク入力端子に供給され
る。フリツプフロツプ２２のデータ入力端子Ｄは
常時ハイレベルとされており、Ｑ端子出力はスイ
ツチ２３の制御端子に供給され、QQ端子出力は
スイツチ２４の制御端子に供給される。
如きQo端子出力のパルスが入来し、Ｄ型フリツ
プフロツプ２２のクロツク入力端子に供給され
る。フリツプフロツプ２２のデータ入力端子Ｄは
常時ハイレベルとされており、Ｑ端子出力はスイ
ツチ２３の制御端子に供給され、QQ端子出力は
スイツチ２４の制御端子に供給される。
スイツチ２３は制御入力がハイレベルのときの
み導通し、定電流源２５でコンデンサC1を充電
する。またスイツチ２４は制御入力がハイレベル
のときのみ導通し、定電流源２６でコンデンサ
C1の放電を行なう。コンデンサC1の一端はコン
パレータ２７の反転入力端子及びコンパレータ２
８の非反転入力端子に接続されている。
み導通し、定電流源２５でコンデンサC1を充電
する。またスイツチ２４は制御入力がハイレベル
のときのみ導通し、定電流源２６でコンデンサ
C1の放電を行なう。コンデンサC1の一端はコン
パレータ２７の反転入力端子及びコンパレータ２
８の非反転入力端子に接続されている。
コンパレータ２７はコンデンサC1の電圧を直
流電源２９よりの基準電圧VREFHと比較し、コン
デンサC1の電圧が高くなるとハイレベルの信号
を出力してフリツプフロツプ２２をクリアする。
これによつてコンデンサC1の電圧は第４図Ｂに
示す如く変化する。
流電源２９よりの基準電圧VREFHと比較し、コン
デンサC1の電圧が高くなるとハイレベルの信号
を出力してフリツプフロツプ２２をクリアする。
これによつてコンデンサC1の電圧は第４図Ｂに
示す如く変化する。
コンパレータ２８はコンデンサC1の電圧を直
流電源３０よりの基準電圧VREFLと比較し、コン
デンサC1の電圧が低くなると、第４図Ｃに示す
如きローレベルのリセツト信号を生成し、端子３
１より出力する。
流電源３０よりの基準電圧VREFLと比較し、コン
デンサC1の電圧が低くなると、第４図Ｃに示す
如きローレベルのリセツト信号を生成し、端子３
１より出力する。
このリセツト信号はCPU１０1〜１０o夫々のリ
セツト端子Rに供給され、CPU１０1〜１０o全て
がリセツトされる。上記のコンデンサC1が基準
電圧VREFHからVREFLまで放電される時間Ｔは、
CPU１０1〜１０o夫々が計時用パルスを出力する
所定時間間隔t1〜toの総和に所定時間間隔toを加
算した時間となるようコンデンサC1の定数が選
定されている。なお、Qo端子のパルスのハイレ
ベル期間が計時用パルスaoの１周期に対して充分
小さい場合には、コンデンサC1の定数は所定時
間間隔t1〜toの総和に対応して選定される。
セツト端子Rに供給され、CPU１０1〜１０o全て
がリセツトされる。上記のコンデンサC1が基準
電圧VREFHからVREFLまで放電される時間Ｔは、
CPU１０1〜１０o夫々が計時用パルスを出力する
所定時間間隔t1〜toの総和に所定時間間隔toを加
算した時間となるようコンデンサC1の定数が選
定されている。なお、Qo端子のパルスのハイレ
ベル期間が計時用パルスaoの１周期に対して充分
小さい場合には、コンデンサC1の定数は所定時
間間隔t1〜toの総和に対応して選定される。
従つて、CPU１０1〜１０oのうちのいずれかが
暴走してその所定時間間隔内で計時用パルスを出
力しなくなると、フリツプフロツプ１４oのQo端
子出力のパルス周期が上記の時間Ｔを越え、リセ
ツト信号が出力されてCPU１０1〜１０o全てがリ
セツトされる。
暴走してその所定時間間隔内で計時用パルスを出
力しなくなると、フリツプフロツプ１４oのQo端
子出力のパルス周期が上記の時間Ｔを越え、リセ
ツト信号が出力されてCPU１０1〜１０o全てがリ
セツトされる。
第１図示の回路は単一のウオツチドツグタイマ
１７だけでリセツト信号を生成でき、これに付随
するコンデンサも１個で済み構成が非常に簡単で
小型化が可能となり、回路全体の価格を低く抑え
ることができる。
１７だけでリセツト信号を生成でき、これに付随
するコンデンサも１個で済み構成が非常に簡単で
小型化が可能となり、回路全体の価格を低く抑え
ることができる。
なお、周期加算回路１３は、第５図に示す如
く、構成しても良い。第５図においては、フリツ
プフロツプ１４1のデータ入力端子D1はフリツプ
フロツプ１４oのo端子に接続され、フリツプフ
ロツプ１４2〜１４oのデータ入力端子D2〜Do
夫々はその前段のフリツプフロツプ１４1〜１４o
−１夫々のQ1〜Qo-1端子に接続されている。また、
全フリツプフロツプ１４1〜１４oのクリア端子
CLR1〜CLRo夫々にはウオツチドツグタイマ１７
の端子よりリセツト信号が供給される。この第
５図示の周期加算回路１３も第１図示のものと同
様の動作を行ない、ローレベル期間が計時用パル
スa1〜ao夫々がa1，a2，…，aoの順序で全て入来
する期間のパルスをQo端子より出力する。
く、構成しても良い。第５図においては、フリツ
プフロツプ１４1のデータ入力端子D1はフリツプ
フロツプ１４oのo端子に接続され、フリツプフ
ロツプ１４2〜１４oのデータ入力端子D2〜Do
夫々はその前段のフリツプフロツプ１４1〜１４o
−１夫々のQ1〜Qo-1端子に接続されている。また、
全フリツプフロツプ１４1〜１４oのクリア端子
CLR1〜CLRo夫々にはウオツチドツグタイマ１７
の端子よりリセツト信号が供給される。この第
５図示の周期加算回路１３も第１図示のものと同
様の動作を行ない、ローレベル期間が計時用パル
スa1〜ao夫々がa1，a2，…，aoの順序で全て入来
する期間のパルスをQo端子より出力する。
上述の如く、本発明によれば、部品点数が少な
く回路構成が非常に簡単で小型化が可能であり、
また回路全体の価格を低く抑えることができる。
く回路構成が非常に簡単で小型化が可能であり、
また回路全体の価格を低く抑えることができる。
第１図は本発明回路の一実施例のブロツク系統
図、第２図は第１図示の回路の動作説明用波形
図、第３図はウオツチドツグタイマの一実施例の
回路図、第４図は第３図示のタイマの動作説明用
波形図、第５図は本発明回路の変形例のブロツク
系統図、第６図は従来回路の一例のブロツク系統
図である。 図中において、１０1〜１０oは中央処理装置
（CPU）、１３は周期加算回路、１４1〜１４oはフ
リツプフロツプ、１５はNAND回路、１７はウ
オツチドツグタイマである。
図、第２図は第１図示の回路の動作説明用波形
図、第３図はウオツチドツグタイマの一実施例の
回路図、第４図は第３図示のタイマの動作説明用
波形図、第５図は本発明回路の変形例のブロツク
系統図、第６図は従来回路の一例のブロツク系統
図である。 図中において、１０1〜１０oは中央処理装置
（CPU）、１３は周期加算回路、１４1〜１４oはフ
リツプフロツプ、１５はNAND回路、１７はウ
オツチドツグタイマである。
Claims (1)
- 【特許請求の範囲】 １ 複数の中央処理装置１０1〜１０o夫々が正常
動作時に所定時間間隔内で出力する複数系統の計
時用パルスを出力しており、上記複数系統の計時
用パルスが所定の順序で全て入来したときセツト
され、その後上記所定の順序で最後とされた計時
用パルスが再び入来したときリセツトされて周期
加算パルスを生成する周期加算回路１３と、 上記周期加算回路１３のセツト後の周期加算パ
ルスの周期を計時して、その値が少なくとも該複
数の中央処理装置１０1〜１０o夫々の所定時間間
隔の総和より大となつたときリセツト信号を生成
し、該複数の中央処理装置１０1〜１０o夫々をリ
セツトするタイマ回路１７とを有することを特徴
とする中央処理装置のリセツト回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61100118A JPS62256163A (ja) | 1986-04-30 | 1986-04-30 | 中央処理装置のリセツト回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61100118A JPS62256163A (ja) | 1986-04-30 | 1986-04-30 | 中央処理装置のリセツト回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62256163A JPS62256163A (ja) | 1987-11-07 |
| JPH056225B2 true JPH056225B2 (ja) | 1993-01-26 |
Family
ID=14265434
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61100118A Granted JPS62256163A (ja) | 1986-04-30 | 1986-04-30 | 中央処理装置のリセツト回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62256163A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01288934A (ja) * | 1988-05-16 | 1989-11-21 | Sumitomo Electric Ind Ltd | ダブルマイコンシステムの暴走防止回路 |
| JP5034844B2 (ja) * | 2007-10-01 | 2012-09-26 | ヤマハ株式会社 | 電子機器 |
-
1986
- 1986-04-30 JP JP61100118A patent/JPS62256163A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62256163A (ja) | 1987-11-07 |
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