JPH02274013A - 自動スレッショルド制御回路 - Google Patents
自動スレッショルド制御回路Info
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- JPH02274013A JPH02274013A JP1094337A JP9433789A JPH02274013A JP H02274013 A JPH02274013 A JP H02274013A JP 1094337 A JP1094337 A JP 1094337A JP 9433789 A JP9433789 A JP 9433789A JP H02274013 A JPH02274013 A JP H02274013A
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- B—PERFORMING OPERATIONS; TRANSPORTING
- B65—CONVEYING; PACKING; STORING; HANDLING THIN OR FILAMENTARY MATERIAL
- B65B—MACHINES, APPARATUS OR DEVICES FOR, OR METHODS OF, PACKAGING ARTICLES OR MATERIALS; UNPACKING
- B65B13/00—Bundling articles
- B65B13/18—Details of, or auxiliary devices used in, bundling machines or bundling tools
- B65B13/22—Means for controlling tension of binding means
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- Engineering & Computer Science (AREA)
- Mechanical Engineering (AREA)
- Basic Packing Technique (AREA)
- Manipulation Of Pulses (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
スレッショルド値の切替えを行う境界値付近の波高値の
信号か入力されたときに、入力信号のゆらぎによるスレ
ッショルド値の発振現象を防止することのできる自動ス
レッショルド制御回路に関し、 人力信号の波高値にゆらぎがある場合にも、出力のスレ
ッショルド値の不安定状態を防止することを目的とし、 入力信号を基準電圧と比較し、入力信号の波高値のレベ
ルを識別するレベル識別手段と、該レベル識別手段の出
力が変化したとき、入力信号の波高値のゆらぎによる出
力スレッショルド値の発振現象を防止するために、該出
力変化に対応して出力スレッショルド値を切替える前に
時間遅れを設けるヒステリシス作成手段と、該ヒステリ
シス作成手段の出力に応じて出力スレッショルド値を切
替えるスレッショルド値切替手段とを有するように構成
する。
信号か入力されたときに、入力信号のゆらぎによるスレ
ッショルド値の発振現象を防止することのできる自動ス
レッショルド制御回路に関し、 人力信号の波高値にゆらぎがある場合にも、出力のスレ
ッショルド値の不安定状態を防止することを目的とし、 入力信号を基準電圧と比較し、入力信号の波高値のレベ
ルを識別するレベル識別手段と、該レベル識別手段の出
力が変化したとき、入力信号の波高値のゆらぎによる出
力スレッショルド値の発振現象を防止するために、該出
力変化に対応して出力スレッショルド値を切替える前に
時間遅れを設けるヒステリシス作成手段と、該ヒステリ
シス作成手段の出力に応じて出力スレッショルド値を切
替えるスレッショルド値切替手段とを有するように構成
する。
本発明は入力信号の波高値によって受信コンパレータの
スレッショルド値を最適に設定することのできる自動ス
レッショルド制御回路（ＡＴＣ回路）に係り、さらに詳
しくはスレッショルド値の切替えを行う境界値付近の波
高値の信号が入力されたときに、入力信号のゆらぎによ
るスレッショルド値の発振現象を防止することのできる
自動スレッショルド制御回路に関する。
スレッショルド値を最適に設定することのできる自動ス
レッショルド制御回路（ＡＴＣ回路）に係り、さらに詳
しくはスレッショルド値の切替えを行う境界値付近の波
高値の信号が入力されたときに、入力信号のゆらぎによ
るスレッショルド値の発振現象を防止することのできる
自動スレッショルド制御回路に関する。
第６図に自動スレッショルド制御回路（ＡＴＣ回路）の
従来例を示す。同図において回路は２つのコンパレータ
１，２、スイッチ切替回路３、及びスレッショルド値設
定回路４からなる。そしてスレッショルド値設定回路４
は２つのスイッチ５゜６．４つの抵抗７，８，９．１０
及びオペアンプ１１からなる。
従来例を示す。同図において回路は２つのコンパレータ
１，２、スイッチ切替回路３、及びスレッショルド値設
定回路４からなる。そしてスレッショルド値設定回路４
は２つのスイッチ５゜６．４つの抵抗７，８，９．１０
及びオペアンプ１１からなる。
第６図において２つのコンパレータ１，２は入力信号の
波高値■１をそれぞれ基準電圧ｖＲＩ ｌ■８□と比較
して、入力信号の波高値がどの範囲にあるかを識別する
ものである。ここでＶＲＩは■９□より大きいものとす
る。スイッチ切替回路３はコンパレータ１，２の出力信
号を用いて、２ツノスイッチ５，６の切替えを行い、ま
たスレッショルド値設定回路４は２つのスイッチ５．６
の切替の状態に応じて、電源電圧と４つの抵抗７゜８．
９．１０によってあらかじめ設定されたスレッショルド
値を出力する。
波高値■１をそれぞれ基準電圧ｖＲＩ ｌ■８□と比較
して、入力信号の波高値がどの範囲にあるかを識別する
ものである。ここでＶＲＩは■９□より大きいものとす
る。スイッチ切替回路３はコンパレータ１，２の出力信
号を用いて、２ツノスイッチ５，６の切替えを行い、ま
たスレッショルド値設定回路４は２つのスイッチ５．６
の切替の状態に応じて、電源電圧と４つの抵抗７゜８．
９．１０によってあらかじめ設定されたスレッショルド
値を出力する。
第７図は入力信号の波高値Ｖ、と２つの基準電圧ｖ、ｌ
、ｖ、□との関係に応じたスイッチ５゜６の切替状態
を示す。同図（ａ）において、入力信号Ｖ、は高い方の
基準電圧ｖＲ１より大きく、この時第６図の２つのスイ
ッチ５．６ （ＳＷ＋ −３Ｗ２ ）はともにオン、す
なわち端子ａ側に切替えられる。
、ｖ、□との関係に応じたスイッチ５゜６の切替状態
を示す。同図（ａ）において、入力信号Ｖ、は高い方の
基準電圧ｖＲ１より大きく、この時第６図の２つのスイ
ッチ５．６ （ＳＷ＋ −３Ｗ２ ）はともにオン、す
なわち端子ａ側に切替えられる。
その結果、スレッショルド値設定回路４の出力であるス
レ・ンショルドイ直は■丁ＨＡとなる。
レ・ンショルドイ直は■丁ＨＡとなる。
第７図（＋））においては、入力信号の波高値■１は２
つの基準電圧ＶＲＩとＶ１１２の間にあり、このとき第
６図のスイッチ５（ＳＷ＋）はオン、すなわち端子ａ側
、スイッチ６ （ＳＷ２ ）はオフ、すなわち端子す側
に接続される。その結果スレッショルド値設定回路４の
出力は■ア。となる。
つの基準電圧ＶＲＩとＶ１１２の間にあり、このとき第
６図のスイッチ５（ＳＷ＋）はオン、すなわち端子ａ側
、スイッチ６ （ＳＷ２ ）はオフ、すなわち端子す側
に接続される。その結果スレッショルド値設定回路４の
出力は■ア。となる。
次に同図（Ｃ）においては、入力信号の波高値■１は小
さい方の基準電圧ＶＲ２より小さく、このときスイッチ
５．６ （ＳＷ＋ 、ＳＷ２ ）はともにオフ、すなわ
ち端子す側に接続される。そしてスレッショルド値設定
回路４の出力はＶＴＨｃとなる。
さい方の基準電圧ＶＲ２より小さく、このときスイッチ
５．６ （ＳＷ＋ 、ＳＷ２ ）はともにオフ、すなわ
ち端子す側に接続される。そしてスレッショルド値設定
回路４の出力はＶＴＨｃとなる。
ここで３つのスレ・ンショルド（直■丁ＨＡ Ｉ Ｖ
ＴＨ［ｌ、及びＶＴＨｃの間には、 Ｖ丁Ｈ＾ ＞Ｖ７Ｈ！ｌ ＞Ｖ７０ の関係がある。、このようにして、入力信号の波高値■
ｌに応じて、スレッショルド値設定回路４の出力が切替
えられる。なお、第６図のオペアンプ１１はスレッショ
ルド値設定回路４の出力のバッファリングのために挿入
される。
ＴＨ［ｌ、及びＶＴＨｃの間には、 Ｖ丁Ｈ＾ ＞Ｖ７Ｈ！ｌ ＞Ｖ７０ の関係がある。、このようにして、入力信号の波高値■
ｌに応じて、スレッショルド値設定回路４の出力が切替
えられる。なお、第６図のオペアンプ１１はスレッショ
ルド値設定回路４の出力のバッファリングのために挿入
される。
第６図の従来例の自動スレッショルド制御回路（ＡＴＣ
回路）では、入力信号の波高値■盈が基準電圧値付近の
ものであるときに入力信号にゆらぎが生ずると、２つの
スイッチ５．６の切替えが頻繁に行われ、スレッショル
ド値設定回路４の出力であるスレッショルド値ＶＴＨの
値に発振のような不安定現象が生ずるという問題点があ
った。
回路）では、入力信号の波高値■盈が基準電圧値付近の
ものであるときに入力信号にゆらぎが生ずると、２つの
スイッチ５．６の切替えが頻繁に行われ、スレッショル
ド値設定回路４の出力であるスレッショルド値ＶＴＨの
値に発振のような不安定現象が生ずるという問題点があ
った。
例えば、入力信号の波高値Ｖｌが基準電圧ＶＲＺ付近に
あり、その値にゆらぎが生じたときには、スイッチ６（
ＳＷ２）はオフ、すなわち端子す側に接続されたままで
あるが、スイッチ５（ＳＷ＋）は入力信号のゆらぎによ
ってオンとオフを繰り返す。すなわち、端子ａ側に接続
されたり、端子す側に接続されたりするために、スレッ
ショルド値設定回路の出力が２つのスレッショルド値Ｖ
ＴＨｃとＶ 丁Ｈ！＋との間で発振のような現象を起こ
すことになる。
あり、その値にゆらぎが生じたときには、スイッチ６（
ＳＷ２）はオフ、すなわち端子す側に接続されたままで
あるが、スイッチ５（ＳＷ＋）は入力信号のゆらぎによ
ってオンとオフを繰り返す。すなわち、端子ａ側に接続
されたり、端子す側に接続されたりするために、スレッ
ショルド値設定回路の出力が２つのスレッショルド値Ｖ
ＴＨｃとＶ 丁Ｈ！＋との間で発振のような現象を起こ
すことになる。
本発明は、入力信号の波高値にゆらぎがある場合にも、
出力のスレッシシルト値の不安定状態を防止することを
目的とする。
出力のスレッシシルト値の不安定状態を防止することを
目的とする。
第１図は本発明の原理ブロック図である。同図は、入力
信号の波高値に応じて、受信コンパレータのスレッショ
ルドの値を最適に設定することのできる自動スレッショ
ルド制御回路（ＡＴＣ回路）の原理ブロック図である。
信号の波高値に応じて、受信コンパレータのスレッショ
ルドの値を最適に設定することのできる自動スレッショ
ルド制御回路（ＡＴＣ回路）の原理ブロック図である。
同図においてレベル識別手段１２は、例えばコンパレー
タであり、入力信号の波高値がある基準電圧値より高い
か否かを識別する。ヒステリシス作成手段１３は、レベ
ル識別手段１２の出力が変化したときに、入力信号波高
値のゆらぎによる出力スレッショルド値の不安定現象を
防止するために、レベル識別手段１２の出力変化に対応
する出力スレッショルド値の切替を行う前に時間遅れを
設定する。この時間遅れは、例えば図示しないクロック
信号を任意のカウント数カウントするまでの時間遅れと
する。スレッショルド値切替手段１４は、ヒステリシス
作成手段１３の出力に応じて、出力するスレッショルド
値を切替える。
タであり、入力信号の波高値がある基準電圧値より高い
か否かを識別する。ヒステリシス作成手段１３は、レベ
ル識別手段１２の出力が変化したときに、入力信号波高
値のゆらぎによる出力スレッショルド値の不安定現象を
防止するために、レベル識別手段１２の出力変化に対応
する出力スレッショルド値の切替を行う前に時間遅れを
設定する。この時間遅れは、例えば図示しないクロック
信号を任意のカウント数カウントするまでの時間遅れと
する。スレッショルド値切替手段１４は、ヒステリシス
作成手段１３の出力に応じて、出力するスレッショルド
値を切替える。
第１図において、レベル識別手段１２が比較する電圧の
基準値を例えばＶＲとし、入力信号波高値がＶＲより小
さいときはスレッショルド値切替手段１４が出力するス
レッショルド値がＶ ＴＭａ、基準電圧値■Ｒより大き
いときはＶ ＴＨＡになるものとして本発明の詳細な説
明する。
基準値を例えばＶＲとし、入力信号波高値がＶＲより小
さいときはスレッショルド値切替手段１４が出力するス
レッショルド値がＶ ＴＭａ、基準電圧値■Ｒより大き
いときはＶ ＴＨＡになるものとして本発明の詳細な説
明する。
入力信号の波高値が、基準値ＶＲより小さい状態から大
きい状態に変化すると、レベル識別手段１２からその変
化を表す出力がヒステリシス作成手段１３に入力される
。前述のようにヒステリシス作成手段１３からは、レベ
ル識別手段１２からの信号入力後、ある遅れ時間、例え
ば数クロックたってからスレッショルド値切替手段１４
に信号が出力される。その時点でスレッショルド値切替
手段１４から出力されるスレッショルド値はＶ １１８
からＶＴＨ＾に切替えられる。入力信号のレベルがＶＲ
より大きい状態から小さい状態に変化したときにも、同
様にその変化後数クロックを経過してから、スレッショ
ルド値の切替えが行われる。
きい状態に変化すると、レベル識別手段１２からその変
化を表す出力がヒステリシス作成手段１３に入力される
。前述のようにヒステリシス作成手段１３からは、レベ
ル識別手段１２からの信号入力後、ある遅れ時間、例え
ば数クロックたってからスレッショルド値切替手段１４
に信号が出力される。その時点でスレッショルド値切替
手段１４から出力されるスレッショルド値はＶ １１８
からＶＴＨ＾に切替えられる。入力信号のレベルがＶＲ
より大きい状態から小さい状態に変化したときにも、同
様にその変化後数クロックを経過してから、スレッショ
ルド値の切替えが行われる。
以上のように、本発明によれば、ヒステリシス作成手段
１３の作用により、入力信号の波高値の変化時点から、
例えば仮数クロック後にスレッショルド値の切替が行わ
れることになる。
１３の作用により、入力信号の波高値の変化時点から、
例えば仮数クロック後にスレッショルド値の切替が行わ
れることになる。
第２図は本発明の自動スレッショルド制御回路（ＡＴＣ
回路）の実施例の全体構成ブロック図である。この回路
の構成は、ヒステリシス作成回路１７を有する以外は、
第６図の従来例と同様である。
回路）の実施例の全体構成ブロック図である。この回路
の構成は、ヒステリシス作成回路１７を有する以外は、
第６図の従来例と同様である。
同図において、自動スレッショルド制御回路は入力信号
の波高値■ｌを基準電圧ｖ、 Ａ 、ｖ、 Ｂとそれぞ
れ比較し、入力信号の波高値レベルを識別スるための２
つのコンパレータ１５，１６、コンパレータ１５，１６
の出力信号ｖＡ、及びＶ。
の波高値■ｌを基準電圧ｖ、 Ａ 、ｖ、 Ｂとそれぞ
れ比較し、入力信号の波高値レベルを識別スるための２
つのコンパレータ１５，１６、コンパレータ１５，１６
の出力信号ｖＡ、及びＶ。
と、これらの信号と同期するクロック、信号ＣＫを入力
して、■＾または■８の値（ＬまたはＨ）が一定となっ
ている期間のクロック数をカウントすることにより、ス
レッショルド値の切替タイミングにヒステリシスを持た
せるヒステリシス作成回路１７、ヒステリシス作成回路
１７からの制御信号により、スイッチを切替えるための
信号を出力するスイッチ切替回路１８、及びスイッチ切
替回路１８の出力信号により、その信号に適したスレッ
ショルドの値を設定するスレッショルド値設定回路１９
からなる。なおスレッショルド値設定回路１９の内容は
、第６図の従来例におけるスレッショルド値設定回路４
と全く同様である。
して、■＾または■８の値（ＬまたはＨ）が一定となっ
ている期間のクロック数をカウントすることにより、ス
レッショルド値の切替タイミングにヒステリシスを持た
せるヒステリシス作成回路１７、ヒステリシス作成回路
１７からの制御信号により、スイッチを切替えるための
信号を出力するスイッチ切替回路１８、及びスイッチ切
替回路１８の出力信号により、その信号に適したスレッ
ショルドの値を設定するスレッショルド値設定回路１９
からなる。なおスレッショルド値設定回路１９の内容は
、第６図の従来例におけるスレッショルド値設定回路４
と全く同様である。
第３図は、入力信号の波高値Ｖ＋のレベルと、第２図の
２つのコンパレータ１５，１６の出力■＾、ＶＢ及びス
レッショルド値設定回路１９、すなわち第６図のスレッ
ショルド値設定回路４内の２つのスイッチ５ （ＳＷ＋
）、６ （ＳＷ２ ）の接続状態との関係を示す。
２つのコンパレータ１５，１６の出力■＾、ＶＢ及びス
レッショルド値設定回路１９、すなわち第６図のスレッ
ショルド値設定回路４内の２つのスイッチ５ （ＳＷ＋
）、６ （ＳＷ２ ）の接続状態との関係を示す。
同図において、入力信号の波高値Ｖｉが小さい方の基準
電圧ｖａｔｓより小さいときには、２つのコンパレータ
１５，１６の出力Ｖ、、Ｖ８はともに“Ｈ′となり、２
つのスイッチＳＷＩ ＳＷ２はともにオフ、すなわ
ち端子す側に接続される。
電圧ｖａｔｓより小さいときには、２つのコンパレータ
１５，１６の出力Ｖ、、Ｖ８はともに“Ｈ′となり、２
つのスイッチＳＷＩ ＳＷ２はともにオフ、すなわ
ち端子す側に接続される。
入力信号の波高値Ｖ、が２つの基準電圧ＶＲＡとＶＲＢ
との間にあるときには、コンパレータ１５゜１６の出力
Ｖ、 、Ｖ、はそれぞれ“ｌ ＨＩＩ ｌ“Ｌ″と
なり、それに応じて２つのスイッチ５，６のうちＳ Ｗ
＋ はオン、すなわち端子ａ側、ＳＷｌはオフ、すな
わち端子す側に接続される。また、入力信号の波高値■
ムが高い方の基準電圧ＶＲＡよりも大きい場合には、２
つのコンパレータ１５．１６の出力■。、■８はともに
Ｌ １１となり、２つのスイッチＳＷ＋ 、ＳＷｌはと
もにオン、すなわち端子ａ側に接続される。
との間にあるときには、コンパレータ１５゜１６の出力
Ｖ、 、Ｖ、はそれぞれ“ｌ ＨＩＩ ｌ“Ｌ″と
なり、それに応じて２つのスイッチ５，６のうちＳ Ｗ
＋ はオン、すなわち端子ａ側、ＳＷｌはオフ、すな
わち端子す側に接続される。また、入力信号の波高値■
ムが高い方の基準電圧ＶＲＡよりも大きい場合には、２
つのコンパレータ１５．１６の出力■。、■８はともに
Ｌ １１となり、２つのスイッチＳＷ＋ 、ＳＷｌはと
もにオン、すなわち端子ａ側に接続される。
第４図はヒステリシス作成回路１７．およびスイッチ切
替回路１８の実施例の回路図である。同図の回路は、第
２図の２つのコンパレータ１５゜１６の出力ＶＡ、Ｖ、
が入力されるデコーダ２０、デコーダ２０の３つの出力
端子のうちの２つの出力端子からの信号がそれぞれ入力
される３つの２人力ＡＮＤ回路２１ａ、２１ｂ、２１ｃ
、クロック信号ＣＫがクロック端子に、またＡＮＤ回路
２１ａ、２１ｂ、２１ｃの出力がそれぞれカウントイネ
ーブル端子（ＥＮ）に入力される３つの４ビツトカウン
タ２２ ａ、 ２２ ｂ、 ２２ ｃ、 ３つのカ
ウンタの出力がそれぞれ入力される３つの４人力ＡＮＤ
回路２３ａ、２３ｂ、２３ｃ、、ＡＮＤ回路２３ａ、２
３ｂの出力がクロック端子（ＣＫ）に入力される２つの
データフリップフロップ（ＤＦＦ）２４ａ、２４ｂ、３
つのＡＮＤ回路２３ａ。
替回路１８の実施例の回路図である。同図の回路は、第
２図の２つのコンパレータ１５゜１６の出力ＶＡ、Ｖ、
が入力されるデコーダ２０、デコーダ２０の３つの出力
端子のうちの２つの出力端子からの信号がそれぞれ入力
される３つの２人力ＡＮＤ回路２１ａ、２１ｂ、２１ｃ
、クロック信号ＣＫがクロック端子に、またＡＮＤ回路
２１ａ、２１ｂ、２１ｃの出力がそれぞれカウントイネ
ーブル端子（ＥＮ）に入力される３つの４ビツトカウン
タ２２ ａ、 ２２ ｂ、 ２２ ｃ、 ３つのカ
ウンタの出力がそれぞれ入力される３つの４人力ＡＮＤ
回路２３ａ、２３ｂ、２３ｃ、、ＡＮＤ回路２３ａ、２
３ｂの出力がクロック端子（ＣＫ）に入力される２つの
データフリップフロップ（ＤＦＦ）２４ａ、２４ｂ、３
つのＡＮＤ回路２３ａ。
２３ｂ、２３ｃのうちの２つの出力が人力される３つの
２人力ＮＯＲ回路２５ａ、２５ｂ、２５ｃ、パワーオン
リセット信号丁丁丁と３つのＮＯＲ回路２５ａ、２５ｂ
、２５ｃの出力がそれぞれ入力される３つの２人力Ａ
Ｎ、 Ｄ回路２６ａ、２６ｂ。
２人力ＮＯＲ回路２５ａ、２５ｂ、２５ｃ、パワーオン
リセット信号丁丁丁と３つのＮＯＲ回路２５ａ、２５ｂ
、２５ｃの出力がそれぞれ入力される３つの２人力Ａ
Ｎ、 Ｄ回路２６ａ、２６ｂ。
２６ｃ及びＡＮＤ回路２３ｃの出力が人力されるインバ
ータ２７から構成される。
ータ２７から構成される。
そして、３つのＡＮＤ回路２６ａ、２６ｂ及び２６ｃの
出力はそれぞれカウンタ２２ａ、２２ｂ。
出力はそれぞれカウンタ２２ａ、２２ｂ。
２２ｃおよび２２ｃのリセット端子（Ｒ）に入力され、
ＮＯＲ回路２５ａの出力はＤ−ＦＦ２４ａのリセット端
子にも入力される。またインバータ２７の出力はＤ−Ｆ
Ｆ２４ｂのリセット端子に入力され、２つのＤ−ＦＦ２
４ａ、２４ｂのセット端子（Ｓ）には信号丁τ丁が入力
される。さらに、２つのＤ−ＦＦ２４ａ、２４ｂのデー
タ入力端子（Ｄ）への入力は常に°゛Ｈ“′となってい
る。
ＮＯＲ回路２５ａの出力はＤ−ＦＦ２４ａのリセット端
子にも入力される。またインバータ２７の出力はＤ−Ｆ
Ｆ２４ｂのリセット端子に入力され、２つのＤ−ＦＦ２
４ａ、２４ｂのセット端子（Ｓ）には信号丁τ丁が入力
される。さらに、２つのＤ−ＦＦ２４ａ、２４ｂのデー
タ入力端子（Ｄ）への入力は常に°゛Ｈ“′となってい
る。
第４図で、第２図の２つのコンパレータ１５゜１６の出
力Ｖ、、Ｖ、が入力されるデコーダ２０の動作を説明す
る。Ｖ、、Ｖ、がともに“ＨＩＩのとき、すなわち入力
信号波高値Ｖｉが小さい方の基準電圧ＶＲＩＩより小さ
い場合にはデコーダ２０の３つの出力Ｘ。、Ｘｌ、およ
びＸ２のうちＸ。
力Ｖ、、Ｖ、が入力されるデコーダ２０の動作を説明す
る。Ｖ、、Ｖ、がともに“ＨＩＩのとき、すなわち入力
信号波高値Ｖｉが小さい方の基準電圧ＶＲＩＩより小さ
い場合にはデコーダ２０の３つの出力Ｘ。、Ｘｌ、およ
びＸ２のうちＸ。
は“ｌ Ｌ ｌ”、Ｘ＋とＸ２は“ＨＩＩとなる。そこ
でＡＮＤ回路２１ａの出力が°Ｈ゛となりカウンタ２２
ａはカウントイネーブルとなり、その出力はクロックパ
ルスの入力毎に歩進される。
でＡＮＤ回路２１ａの出力が°Ｈ゛となりカウンタ２２
ａはカウントイネーブルとなり、その出力はクロックパ
ルスの入力毎に歩進される。
入力信号波高値ｖｉが２つの基準電圧ＶＲ＾とＶＲＢと
の間にあるときは、Ｖ、 、Ｖ、はそれぞれＩＩＨ′、
“Ｌ”となり、デコーダ２０の出力のうちＸｏとｘ２が
Ｈ′となる。そしてＡＮＤ回路２１ｂの出力が“Ｈｎと
なることによりカウンタ２２ｂがカウントイネーブルと
なる。また■ｉがＶＩＩＡより大きいときには、Ｘｏと
Ｘｌが°Ｈ゛。
の間にあるときは、Ｖ、 、Ｖ、はそれぞれＩＩＨ′、
“Ｌ”となり、デコーダ２０の出力のうちＸｏとｘ２が
Ｈ′となる。そしてＡＮＤ回路２１ｂの出力が“Ｈｎと
なることによりカウンタ２２ｂがカウントイネーブルと
なる。また■ｉがＶＩＩＡより大きいときには、Ｘｏと
Ｘｌが°Ｈ゛。
ＡＮＤ回路２１ｃの出力がＨ”となるためにカウンタ２
２ｃがカウントイネーブルとなる。
２ｃがカウントイネーブルとなる。
さらに、第４図の２つのＤ−ＦＦ２４ａ、２４ｂのＱ出
力はそれぞれスレンショルド値設定回路内の２つのスイ
ッチ５．６ （ＳＷＩ 、ＳＷｚ ）の切替に用いられ
る。すなわち、Ｄ−ＦＦ２４ａのＱ出力はＳＷＩの切替
信号として用いられ、その値が“Ｈ′”のときには、Ｓ
Ｗｌはオフ、すなわち端子す側に接続され、１１ Ｌ
ＩＩのときにはオン、すなわち端子ａ側に接続される。
力はそれぞれスレンショルド値設定回路内の２つのスイ
ッチ５．６ （ＳＷＩ 、ＳＷｚ ）の切替に用いられ
る。すなわち、Ｄ−ＦＦ２４ａのＱ出力はＳＷＩの切替
信号として用いられ、その値が“Ｈ′”のときには、Ｓ
Ｗｌはオフ、すなわち端子す側に接続され、１１ Ｌ
ＩＩのときにはオン、すなわち端子ａ側に接続される。
同様にして、ＤＦＦ２４ｂのＱ出力はＳＷｌの切替に用
いられ、その値が“Ｈ”のときにはＳ Ｗ ２はオフ、
すなわち端子す側、Ｌ′のときにはオン、すなわち端子
ａ側に接続される。
いられ、その値が“Ｈ”のときにはＳ Ｗ ２はオフ、
すなわち端子す側、Ｌ′のときにはオン、すなわち端子
ａ側に接続される。
第４図のヒステリシス作成回路とスイッチ切替回路の実
施例の動作について、第５図のタイムチャートを用いて
詳細に説明する。まず回路の電源がオンになると、第５
図の■でパワーオンリセット信号−■で了−が“Ｌ“と
なり、２つのＤ−ＦＦ２４ａ、２４ｂがセットされ、そ
れらのＱ出力は′“Ｈｎとなる。このため２つのスイッ
チＳＷ１、ＳＷｚの切替信号はともに“Ｈ”となり、こ
れらのスイッチはともに端子す側に接続される。すなわ
ちパワーオン時には入力信号の波高値Ｖｔが小さい方の
基準電圧ＶＲＩＩより小さい場合に対応するスレッショ
ルド値を出力する状態から回路の動作がスタートする。
施例の動作について、第５図のタイムチャートを用いて
詳細に説明する。まず回路の電源がオンになると、第５
図の■でパワーオンリセット信号−■で了−が“Ｌ“と
なり、２つのＤ−ＦＦ２４ａ、２４ｂがセットされ、そ
れらのＱ出力は′“Ｈｎとなる。このため２つのスイッ
チＳＷ１、ＳＷｚの切替信号はともに“Ｈ”となり、こ
れらのスイッチはともに端子す側に接続される。すなわ
ちパワーオン時には入力信号の波高値Ｖｔが小さい方の
基準電圧ＶＲＩＩより小さい場合に対応するスレッショ
ルド値を出力する状態から回路の動作がスタートする。
信号７百丁は３つのＡＮＤ回路２６ａ、２６ｂ。
２６ｃにも入力されており、またこれらのＡＮＤ回路の
他端子への入力である３つのＮＯＲ回路２５ａ、２５ｂ
、２５ｃの出力は“′Ｈ”となっていることが多いため
、丁τ丁が“Ｌｌｌとなった時点で３つのカウンタ２２
ａ、２２ｂ、２２ｃは全てリセットされ、それらの出力
は全て“°Ｌ′となる。
他端子への入力である３つのＮＯＲ回路２５ａ、２５ｂ
、２５ｃの出力は“′Ｈ”となっていることが多いため
、丁τ丁が“Ｌｌｌとなった時点で３つのカウンタ２２
ａ、２２ｂ、２２ｃは全てリセットされ、それらの出力
は全て“°Ｌ′となる。
ＮＯＲ回路２５ａ、２５ｂ、２５ｃの出力がＩＩ Ｌ
ＩＩとなるのは、これらの回路への入力であるＡＮＤ回
路２３ａ、２３ｂ、２３ｃのうちのいずれか２つの出力
のうち１つが“Ｈ”、すなわちカウンタ２２ａ、２２ｂ
、２２ｃのいずれか１つの出力がオール″“Ｈ”となっ
たときである。前回のパワーオフ時の状況によってはこ
のようなことも起こり得るが、この場合には信号７丁丁
の値に無関係にカウンタのリセットが行われるために、
パワーオン時のリセットに何ら問題を生じない。また、
ＤＦＦ２４ａ、２４ｂはともに例えばセット優先であり
、この場合にも信号丁子■の入力によりセットされる。
ＩＩとなるのは、これらの回路への入力であるＡＮＤ回
路２３ａ、２３ｂ、２３ｃのうちのいずれか２つの出力
のうち１つが“Ｈ”、すなわちカウンタ２２ａ、２２ｂ
、２２ｃのいずれか１つの出力がオール″“Ｈ”となっ
たときである。前回のパワーオフ時の状況によってはこ
のようなことも起こり得るが、この場合には信号７丁丁
の値に無関係にカウンタのリセットが行われるために、
パワーオン時のリセットに何ら問題を生じない。また、
ＤＦＦ２４ａ、２４ｂはともに例えばセット優先であり
、この場合にも信号丁子■の入力によりセットされる。
第５図において、パワーオン時の入力信号波高値■１が
基準電圧ＶＲＢよりも小さいものとすると、２つのコン
パレータ１５，１６の出力Ｖ＾。
基準電圧ＶＲＢよりも小さいものとすると、２つのコン
パレータ１５，１６の出力Ｖ＾。
ＶＢはともに“Ｈ°゛、デコーダ２０の出力のうちＸ＋
、Ｘ２が” Ｈ”となり、カウンタ２２ａがカウント
イネーブルとなり、その出力はクロックパルスの入力毎
に歩進される。前述のようにパワーオン直後はＶ、がＶ
Ｒｌｌより小さい場合に対応する状態で回路動作かスタ
ートするので、■１がＶＲＩＩより小さい状態が続けれ
ば、２つのＤ−ＦＦ２４ａ、２４ｂの出力は全く変化し
ない。カウンタ２２ａの出力がオール“ＨＩＩとなった
ときに、ＡＮＤ回路２３ａの出力が＋１ Ｈ１１となり
、Ｄ−ＦＦ２４ａのクロック端子（ＣＫ）にクロックパ
ルスが入力するが、データ入力が“Ｈ１１のためＱ出力
はＨ”に保たれる。また同時にＡＮＤ回路２３ａの出力
はＮＯＲ回路２５ｂと２５ｃおよびＡＮＤ回路２６ｂと
２６ｃを介して、カウンタ２２ｂと２２ｃとをそれぞれ
リセットする。
、Ｘ２が” Ｈ”となり、カウンタ２２ａがカウント
イネーブルとなり、その出力はクロックパルスの入力毎
に歩進される。前述のようにパワーオン直後はＶ、がＶ
Ｒｌｌより小さい場合に対応する状態で回路動作かスタ
ートするので、■１がＶＲＩＩより小さい状態が続けれ
ば、２つのＤ−ＦＦ２４ａ、２４ｂの出力は全く変化し
ない。カウンタ２２ａの出力がオール“ＨＩＩとなった
ときに、ＡＮＤ回路２３ａの出力が＋１ Ｈ１１となり
、Ｄ−ＦＦ２４ａのクロック端子（ＣＫ）にクロックパ
ルスが入力するが、データ入力が“Ｈ１１のためＱ出力
はＨ”に保たれる。また同時にＡＮＤ回路２３ａの出力
はＮＯＲ回路２５ｂと２５ｃおよびＡＮＤ回路２６ｂと
２６ｃを介して、カウンタ２２ｂと２２ｃとをそれぞれ
リセットする。
次に第５図の■で、入力端子の波高値Ｖ１がＶＲＢより
大きく、ＶＲＡより小さい値に変化したとすると、２つ
のコンパレータ１５，１６の出力のうちＶＢが“Ｈ”か
らＬ゛に変化する。そしてデコーダ２０°の出力のうち
で、ＸｏとＸ２が“Ｈ”となり、カウンタ２２ａはカウ
ントアンイネーブルになりクロックのカウントを停止し
、カウンタ２２ｂがカウントを開始する。この時点から
のクロックカウント数が“１６゛となると、カウンタ２
２ｂの出力はオール°“Ｈ”となり、ＡＮＤ回路２３ｂ
の出力が“′Ｈ”′となる。このため第５図の■で、Ｄ
−ＦＦ２４ａは、ＮＯＲ回路２５ａを介してリセットさ
れ、またカウンタ２２ａもＡＮＤ回路２６ａを介してリ
セットされる。同時に、Ｄ−ＦＦ２４ｂのクロック端子
にもパルスが入力するが、そのＱ出力はパワーオン時に
“Ｈ１１となっているのでその値は変わらない。その結
果、Ｄ−ＦＦ２４ａの出力するＳＷＩの切替信号は“’
Ｌ” 、Ｄ−ＦＦ２４ ｂの出力するＳＷ２の切替信号
は“Ｈ”となり第６図でＳＷＩは端子ａ側、ＳＷｚはｂ
側に接続される。
大きく、ＶＲＡより小さい値に変化したとすると、２つ
のコンパレータ１５，１６の出力のうちＶＢが“Ｈ”か
らＬ゛に変化する。そしてデコーダ２０°の出力のうち
で、ＸｏとＸ２が“Ｈ”となり、カウンタ２２ａはカウ
ントアンイネーブルになりクロックのカウントを停止し
、カウンタ２２ｂがカウントを開始する。この時点から
のクロックカウント数が“１６゛となると、カウンタ２
２ｂの出力はオール°“Ｈ”となり、ＡＮＤ回路２３ｂ
の出力が“′Ｈ”′となる。このため第５図の■で、Ｄ
−ＦＦ２４ａは、ＮＯＲ回路２５ａを介してリセットさ
れ、またカウンタ２２ａもＡＮＤ回路２６ａを介してリ
セットされる。同時に、Ｄ−ＦＦ２４ｂのクロック端子
にもパルスが入力するが、そのＱ出力はパワーオン時に
“Ｈ１１となっているのでその値は変わらない。その結
果、Ｄ−ＦＦ２４ａの出力するＳＷＩの切替信号は“’
Ｌ” 、Ｄ−ＦＦ２４ ｂの出力するＳＷ２の切替信号
は“Ｈ”となり第６図でＳＷＩは端子ａ側、ＳＷｚはｂ
側に接続される。
入力信号の波高値■１がさらに高くなり、第５図の■で
ＶＲＡより大きくなったとすると、２つのコンパレータ
１５，１６の出力■＾、■８はともに“Ｌ”、デコーダ
２０の出力のうちＸｏとＸｌが“ｌ ＨＩ″となり、Ａ
ＮＤ回路２１ｃを介して、カウンタ２２ｃのみがカウン
トイネーブルになる。
ＶＲＡより大きくなったとすると、２つのコンパレータ
１５，１６の出力■＾、■８はともに“Ｌ”、デコーダ
２０の出力のうちＸｏとＸｌが“ｌ ＨＩ″となり、Ａ
ＮＤ回路２１ｃを介して、カウンタ２２ｃのみがカウン
トイネーブルになる。
そして１６クロツクをカウントすると、■でカウンタ２
２ｃの出力はオール“Ｈ”となり、ＡＮＤ回路２３ｃ、
インバータ２７を介してＤ−ＦＦ２４ｂはリセットされ
、そのＱ出力は“Ｌ″°に変わる。同時にＡＮＤ回路２
３ｃの出力はＮＯＲ回路２５ｂ、およびＡＮＤ回路２６
ｂを介して、カウンタ２２ｂをリセットし、その出力は
オール“Ｌ′となる。その結果、Ｄ−ＦＦ２４ｂの出力
するＳＷ２の切替信号は“Ｈ″゛から“Ｌ”に変化し、
ＳＷ２は端子す側からａ側に切替えられる。
２ｃの出力はオール“Ｈ”となり、ＡＮＤ回路２３ｃ、
インバータ２７を介してＤ−ＦＦ２４ｂはリセットされ
、そのＱ出力は“Ｌ″°に変わる。同時にＡＮＤ回路２
３ｃの出力はＮＯＲ回路２５ｂ、およびＡＮＤ回路２６
ｂを介して、カウンタ２２ｂをリセットし、その出力は
オール“Ｌ′となる。その結果、Ｄ−ＦＦ２４ｂの出力
するＳＷ２の切替信号は“Ｈ″゛から“Ｌ”に変化し、
ＳＷ２は端子す側からａ側に切替えられる。
入力信号の波高値■１が低下していく場合も、回路の動
作は同様である。第５図の■で、ｖｌがＶＲＡ≦Ｖ、の
状態から、Ｖｔ ≦ＶＲＢの状態に急変したとすると、
この時点で２つのコンパレータ１５，１６の出力■＾、
Ｖｎはともに“°Ｈ“となり、デコーダ２０の出力のう
ちＸＩ、Ｘ２が“Ｈ′′となるため、カウンタ２２ａの
みがカウントイネーブルとなる。そして１６クロツクを
カウントした時点、■でＤ−ＦＦ２４ａのクロック端子
にパルスが人力し、そのＱ出力は“Ｈ”となり、Ｓ Ｗ
＋ はオフ、すなわち端子す側に切替えられる。
作は同様である。第５図の■で、ｖｌがＶＲＡ≦Ｖ、の
状態から、Ｖｔ ≦ＶＲＢの状態に急変したとすると、
この時点で２つのコンパレータ１５，１６の出力■＾、
Ｖｎはともに“°Ｈ“となり、デコーダ２０の出力のう
ちＸＩ、Ｘ２が“Ｈ′′となるため、カウンタ２２ａの
みがカウントイネーブルとなる。そして１６クロツクを
カウントした時点、■でＤ−ＦＦ２４ａのクロック端子
にパルスが人力し、そのＱ出力は“Ｈ”となり、Ｓ Ｗ
＋ はオフ、すなわち端子す側に切替えられる。
同時に、ＡＮＤ回路２３ａの出力はＮＯＲ回路２５ｃ、
ＡＮＤ回路２６ｃを介してカウンタ２２ｃをリセットし
、その出力はオール゛′Ｌ′”となる。
ＡＮＤ回路２６ｃを介してカウンタ２２ｃをリセットし
、その出力はオール゛′Ｌ′”となる。
このとき、カウンタ２２ｂはカウントアンイネーブルと
なっているため、Ｄ−ＦＦ２４ｂ−のＱ出力は“ｌ Ｌ
ｌ”に保たれ、第６図のＳＷ２はオン、すなわちａ側
に接続されたままであるが、ＳＷＩがｂ側に接続される
ことにより、スレッショルド値設定回路の出力は■ｌ≦
ＶＲＢの状態に相当するものとなり、何ら問題を生じな
い。
なっているため、Ｄ−ＦＦ２４ｂ−のＱ出力は“ｌ Ｌ
ｌ”に保たれ、第６図のＳＷ２はオン、すなわちａ側
に接続されたままであるが、ＳＷＩがｂ側に接続される
ことにより、スレッショルド値設定回路の出力は■ｌ≦
ＶＲＢの状態に相当するものとなり、何ら問題を生じな
い。
第５図には図示しないが、ＶＲ＾≦Ｖｉの状態からＶＲ
１１≦■１≦ＶＩＩＡの状態に、またその後■、≦ＶＲ
Ｂの状態に順々に低下する場合の回路動作も全く同様に
説明される。例えばＶＲＡ≦■□の状態からＶＩＩＢ≦
■１≦■□、の状態になったときには、カウンタ２２Ｉ
、のみがカウントイネーブルとなり、１６クロツクをカ
ウントした時点で、ＡＮＤ回路２３ｂの出力によりＤ−
ＦＦ２４ｂのＱ出力が“Ｈ″′となり、Ｓ Ｗ ｚがオ
フ、すなわち端子す側に切替えられ、同時にカウンタ２
２Ｃのリセットが行われる。
１１≦■１≦ＶＩＩＡの状態に、またその後■、≦ＶＲ
Ｂの状態に順々に低下する場合の回路動作も全く同様に
説明される。例えばＶＲＡ≦■□の状態からＶＩＩＢ≦
■１≦■□、の状態になったときには、カウンタ２２Ｉ
、のみがカウントイネーブルとなり、１６クロツクをカ
ウントした時点で、ＡＮＤ回路２３ｂの出力によりＤ−
ＦＦ２４ｂのＱ出力が“Ｈ″′となり、Ｓ Ｗ ｚがオ
フ、すなわち端子す側に切替えられ、同時にカウンタ２
２Ｃのリセットが行われる。
なお、以上の説明においては、パワーオン時に回路が出
力するスレッショルド値がＶ１≦ＶＲ１１の状態に対応
するものにセットされ、さらにパワーオン時の入力波高
値もＶＲｌｌより小さいものとして実施例の動作を説明
したが、パワーオン時のスレッショルド値のセット状態
および入力波高値はこのように限定されるものでなく、
ともにどのような状態から動作が開始されてもよいこと
は当然である。パワーオン時のスレッショルド値出力と
入力波高値が対応しない場合には、１６クロツクのカウ
ント後に入力波高値に対応する状態にスレッショルド値
の切替が行われる。
力するスレッショルド値がＶ１≦ＶＲ１１の状態に対応
するものにセットされ、さらにパワーオン時の入力波高
値もＶＲｌｌより小さいものとして実施例の動作を説明
したが、パワーオン時のスレッショルド値のセット状態
および入力波高値はこのように限定されるものでなく、
ともにどのような状態から動作が開始されてもよいこと
は当然である。パワーオン時のスレッショルド値出力と
入力波高値が対応しない場合には、１６クロツクのカウ
ント後に入力波高値に対応する状態にスレッショルド値
の切替が行われる。
さらに、ヒステリシス、すなわち時間遅れを設定するカ
ウンタのビット数が４ビツトに限定されないことも当然
であり、例えば３，２ビツトとすることにより、スイッ
チ切替前にカウントすべきクロック数を８．４とするこ
とができる。
ウンタのビット数が４ビツトに限定されないことも当然
であり、例えば３，２ビツトとすることにより、スイッ
チ切替前にカウントすべきクロック数を８．４とするこ
とができる。
以上詳細に説明したように、本発明によれば、ヒステリ
シス作成回路を具備することにより、入力信号のゆらぎ
によるスイッチのオン・オフ、すなわち出力スレッショ
ルド値の発振的現象を防止することが可能となり、動作
の安定した自動スレッショルド制御回路を実現すること
ができる。
シス作成回路を具備することにより、入力信号のゆらぎ
によるスイッチのオン・オフ、すなわち出力スレッショ
ルド値の発振的現象を防止することが可能となり、動作
の安定した自動スレッショルド制御回路を実現すること
ができる。
第１図は本発明の原理ブロック図、
第２図は自動スレッショルド制御回路（ＡＴＣ回路）の
実施例の全体構成ブロック図、第３図は入力信号の波高
値と、コンパレータ出力、及びスイッチの接続状態の関
係を示す図、第４図はヒステリシス作成回路とスイッチ
切替回路の実施例の回路図、 第５図はヒステリシス作成回路とスイッチ切替回路の実
施例の動作タイムチャート、 第６図は自動スレッショルド制御回路（ＡＴＣ回路）の
従来例を示す図、 第７図は自動スレッショルド制御回路（ＡＴＣ回路）に
おける入力信号波高値と基準電圧との関係に応じたスイ
ッチ切替状態を示す図である。 １．２，１５．１６・・・コンパレータ、３．１８・・
・スイッチ切替回路、 ４．１９・・・スレッショルド値設定回路、５゜ ・スイッチ（ＳＷ。 ＳＷ２ ヒステリシス作成回路。
実施例の全体構成ブロック図、第３図は入力信号の波高
値と、コンパレータ出力、及びスイッチの接続状態の関
係を示す図、第４図はヒステリシス作成回路とスイッチ
切替回路の実施例の回路図、 第５図はヒステリシス作成回路とスイッチ切替回路の実
施例の動作タイムチャート、 第６図は自動スレッショルド制御回路（ＡＴＣ回路）の
従来例を示す図、 第７図は自動スレッショルド制御回路（ＡＴＣ回路）に
おける入力信号波高値と基準電圧との関係に応じたスイ
ッチ切替状態を示す図である。 １．２，１５．１６・・・コンパレータ、３．１８・・
・スイッチ切替回路、 ４．１９・・・スレッショルド値設定回路、５゜ ・スイッチ（ＳＷ。 ＳＷ２ ヒステリシス作成回路。
Claims (1)
- 【特許請求の範囲】 入力信号を基準電圧と比較し、入力信号の波高値のレベ
ルを識別するレベル識別手段（１２）と、該レベル識別
手段（１２）の出力が変化したとき、入力信号の波高値
のゆらぎによる出力スレッショルド値の発振現象を防止
するために、該出力変化に対応して出力スレッショルド
値を切替える前に時間遅れを設けるヒステリシス作成手
段（１３）と、 該ヒステリシス作成手段（１３）の出力に応じて出力ス
レッショルド値を切替えるスレッショルド値切替手段（
１４）とを有することを特徴とする自動スレッショルド
制御回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US07/335,956 US5024149A (en) | 1989-04-15 | 1989-04-10 | Binding strap operating apparatus |
| JP1094337A JPH02274013A (ja) | 1989-04-15 | 1989-04-15 | 自動スレッショルド制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1094337A JPH02274013A (ja) | 1989-04-15 | 1989-04-15 | 自動スレッショルド制御回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02274013A true JPH02274013A (ja) | 1990-11-08 |
Family
ID=14107472
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1094337A Pending JPH02274013A (ja) | 1989-04-15 | 1989-04-15 | 自動スレッショルド制御回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5024149A (ja) |
| JP (1) | JPH02274013A (ja) |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| IT1256240B (it) * | 1992-12-23 | 1995-11-29 | Sestese Off Mec | Dispositivo di controllo del trascinamento della reggia in una macchina reggiatrice |
| CA2176636A1 (en) * | 1995-05-26 | 1996-11-27 | Nikolaus Stamm | Tensioning and sealing apparatus for strapping an object with a band |
| DE19730449A1 (de) * | 1997-07-16 | 1999-01-21 | Mosca G Maschf | Spannvorrichtung für Umreifungsmaschinen |
| CH692612A5 (de) * | 1998-03-09 | 2002-08-30 | Strapex Holding Ag | Bandspann-Vorrichtung an einer Umreifungsmaschine. |
| WO2000044620A1 (en) | 1999-01-29 | 2000-08-03 | Jaenson Howard W | Automatic bale strapping system |
| US6487833B1 (en) | 2000-01-29 | 2002-12-03 | Howard W. Jaenson | Strap welding system and method |
| DE10026198A1 (de) * | 2000-05-26 | 2001-11-29 | Cyklop Gmbh | Vorrichtung zum Spannen und Verschließen von Kunststoff-Umreifungsbändern |
| US6505766B2 (en) | 2001-03-30 | 2003-01-14 | Illinois Tool Works Inc. | Feed wheel for strapping tool |
| US8146212B2 (en) * | 2005-06-07 | 2012-04-03 | Band-It-Idex, Inc. | Free end band |
| US8356641B2 (en) * | 2007-11-02 | 2013-01-22 | Band-It-Idex, Inc. | Stationary band clamping apparatus |
| JP5149391B2 (ja) * | 2007-11-02 | 2013-02-20 | バンド−イツト−アイデツクス，インコーポレーテツド，ア ユニツト オブ アイデツクス コーポレーシヨン | ロックバンドクランプ |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| SU753716A1 (ru) * | 1978-07-13 | 1980-08-07 | Всесоюзный Научно-Исследовательский Проектно-Конструкторский Технологический Институт Механизации Труда В Черной Металлургии И Ремонтно- Механических Работ | Устройство дл подачи и нат жени обв зочного материала |
| US4212238A (en) * | 1979-03-05 | 1980-07-15 | Interlake, Inc. | Rotary dog assembly |
| US4683017A (en) * | 1985-11-25 | 1987-07-28 | Signode Corporation | Method and apparatus for forming a loop with end-gripped strap |
| JPH0311129Y2 (ja) * | 1987-07-08 | 1991-03-19 |
-
1989
- 1989-04-10 US US07/335,956 patent/US5024149A/en not_active Expired - Fee Related
- 1989-04-15 JP JP1094337A patent/JPH02274013A/ja active Pending
Also Published As
| Publication number | Publication date |
|---|---|
| US5024149A (en) | 1991-06-18 |
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