JPH0562382B2 - - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、一般的には、コンピユータまたはコ
ンピユータ関連装置と共に使用される入出力シス
テムの分野に関し、より特定的には、データ処理
システムの入出力セクシヨンにおける周辺インタ
フエース装置に関する。

〔従来の技術、および発明が解決しようとする問題点〕

メインフレームをもつ近代的なデータ処理シス
テムは、中央処理装置（CPU）、、該CPUにより
直接アドレス指定可能な中央メモリ、システムへ
のデータの入力およびシステムからのデータの記
録を行う入出力（Ｉ／Ｏ）メモリ、および、該
Ｉ／Ｏメモリと該中央メモリの間のデータの授受
を制御および緩衝するＩ／Ｏ処理システムを含
む。このＩ／Ｏ処理システムは、CPUを直接
Ｉ／Ｏメモリを制御することから解放し、データ
処理が入出力操作と同時的に進めれることを可能
にする。

データ処理と無関係に入出力処理を進めるため
には、中央メモリＩ／Ｏ処理システムにより直接
アドレス指定され得ることが必要である。典型的
には、直接のアドレス指定は、ダイレクトメモリ
アクセス（DMA）ポートをCPUと分担すること
により、あるいは２つまたはそれ以上のDMAポ
ートを設け、少くとも１つのDMAポートをＩ／
Ｏ処理システムの専用とすることにより、Ｉ／Ｏ
処理システムにより行われる。しかしながらいず
れの場合においても、中央メモリとの間のＩ／Ｏ
データの授受は、典型的にはわずかに２，３本
の、時にはわずか１本の中央メモリへのアクセス
パスに限定されて行われる。１本または複数本の
パスは効率よく使用されなければならない。さも
なければ、データ処理速度は、複数の周辺メモリ
に保持されている大容量のライブラリにおいて分
散されている大容量のデータブロツクに対し迅速
な基準値を必要とする大規模なまたは高速のデー
タ処理システムにおいては特に、犠性にされる。
従つて、効率的であるためには、Ｉ／Ｏ処理シス
テムは、かなりの数の周辺装置のいずれに対して
も、またある特殊な装置に記憶されている多くの
記録のうちいずれの記録に対しても迅速にアクセ
ス可能であるだけでなく、各記録に関連したデー
タを中央メモリとの間で迅速にかつ効率よく移動
させることができなければならない。

上述した効率的なＩ／Ｏ処理システムのための
必要条件により、システム設計のある面が考慮さ
れる。例えば、中央メモリのDMAポートは各個
の周辺装置との間のデータチヤネルを提供するよ
う多重化されていなければならない。これは少く
とも２つの異なる技術的手段、すなわちそれらの
組合せにより達成されるもので、一方は、１個の
周辺装置に供される複数の独立したデータパスお
よびこれらのパスを多重化してDMAポートに接
続するハードウエアを提供する手段、他方は、２
個以上の周辺装置に供される時分割多重された共
用のデータパスを提供する手段である。

Ｉ／Ｏ処理システムはまた、少くともメインフ
レームのCPUに頼らずに特定のＩ／Ｏタスクを
実行するに充分な知能（intelligence）を備えて
いなければならない。どれだけの量の知能、およ
びＩ／Ｏ処理システムのどの部分にその知能が備
えられているかは、Ｉ／Ｏ処理システムの全体的
な複雑性、価格および適応性にとつて極めて重要
な問題である。

従来形のシステムの１つのアプローチにおいて
は、Ｉ／Ｏ知能は１つの個所に集中されており、
多重または分配された制御情報は１つまたはそれ
以上の制御チヤネルを介して２個以上の比較的簡
単な周辺装置に送られ、この場合、周辺装置は多
重化された知能源と独立してせいぜい２，３回の
動作を実行できるのみである。従来形の別のアプ
ローチにおいては、比較的高レベルの知能をもつ
周辺装置を提供しなければならなかつた。これ
は、周辺装置がいつたん命令を受けた場合、Ｉ／
Ｏ機能を果たす際にほとんど監視される必要がな
いように、あるいは全く監視される必要がないよ
うにするためである。

前者のアプーチは、より高価でかつ精巧な知能
のハードウエアを集中化しそれにより過大なシス
テムのコストを低減させるという利点を有してい
るが、その反面、該アプローチによつて制御され
る周辺装置の応答時間が制限され、またその実施
が複雑になる。後者のアプローチは、もちろん実
施に際してはより高価になるが、（多重化の必要
性は減じられ、あるいは除去されるので）設計上
より簡単になる。しかしながら、後者のアプロー
チにおいては、結果的にＩ／Ｏ処理システム内に
冗長的資源が生じる。

ほとんどのＩ／Ｏ処理システムに共通する別の
一面は、中央メモリのDMAポートと周辺装置の
間のデータバツフアリングである。バツフアリン
グはいくつかの目的を有しており、そのうちの１
つは、比較的低速の周辺装置と比較的高速の中央
メモリの間のデータ転送の同期をとることであ
り、別の１つは、中央メモリと周辺装置の間の異
なる幅をもつデータパスおよび異なる構成（すな
わち、16ビツト、32ビツト等）により必要とされ
るデータワードの収集または分散を行うことであ
る。容易に理解されるように、多重化、知能およ
びバツフアリングの異なる程度、タイプおよび組
合せを用いたＩ／Ｏ処理システムを様々に設計す
ることは可能である。しかしながら、いずれの場
合においても究極的な目的は、適応性があり、効
率的で、扱い易く、信頼性があり、低コストで、
かつ比較的高いＩ／Ｏスループツトを維持するこ
とが可能なＩ／Ｏ処理システムを提供することに
ある。可能性のある多くの例のうち２つは、米国
特許第3432813号の複数の周辺装置の制御用装置
（APPARATUS FOR CONTROL OF Ａ
PLURALITY OF PERIPHERAL
DEVICES）、および米国特許第3725864号の入出
力制御（INPUT／OUTPUT CONTROL）に
見られる。

米国特許第3432813号においては、一般にメイ
ンチヤネルがCPU（中央メモリを含む）と、テー
プユニツトまたはデイスク駆動装置のようないく
つかのＩ／Ｏ装置を直接制御することができる複
数の制御ユニツトとの間に介在されているＩ／Ｏ
処理システムが開示されている。メインチヤネル
は、それぞれが１対の制御ユニツトに接続される
複数のサブチヤネルを備え、該サブチヤネルに共
通のデータレジスタおよび制御装置、ならびに実
行されるべきＩ／Ｏ命令またはユニツト制御ワー
ドを記憶するための専用メモリを含む。４つのセ
レクタ・サブチヤネルは、「超高速」テープユニ
ツトのような比較的高速のＩ／Ｏ装置とのインタ
フエース用に設けられており、１つのマルチプレ
クサ・サブチヤネルは、カード読取り機のような
比較的低速の装置とのインタフエース用に設けら
れている。セレクタ・サブチヤネルの１つの動作
はCPUによるＩ／Ｏ開始命令の実行と共に始ま
り、それによりメインチヤネルの制御装置は関連
するユニツト制御ワードを中央メモリから検索
し、同じものを専用メモリに記憶させる。この
時、Ｉ／Ｏ命令を受けているＩ／Ｏ装置とインタ
フエースしている特定のセレクタ・サブチヤネル
は、対応する制御ユニツトを介して該Ｉ／Ｏ装置
とインタロツクされる。続いて、Ｉ／Ｏ命令が専
用メモリから制御ユニツトに転送され、制御ユニ
ツトは選択されたＩ／Ｏ装置を該Ｉ／Ｏ命令に応
じて制御する。読出し動作において、８ビツト・
バイトはＩ／Ｏ装置から検索されてサブチヤネル
に収集され、64ビツト・ワードを形成する。いつ
たんワードが収集されると、該ワードは迅速に別
のレジスタに転送され、サブチヤネルは該ワード
を記憶させるために中央メモリへのアクセス要求
を行う。類似しているが逆のプロセスは書込み動
作の際用いられる。留意されるべきことは、いつ
たんセレクタ・サブチヤネルがＩ／Ｏ装置とイン
タロツクされると、該セレクタ・サブチヤネルは
Ｉ／Ｏ動作がすべて完了するまでその状態を維持
することである。従つて、いかなる時点において
もセレクタ・サブチヤネルを介して動作可能な
Ｉ／Ｏ装置は多くても４つであり、また各セレク
タ・サブチヤネルを通してインタフエースされて
いる複数のＩ／Ｏ装置のうち一度にアクセス可能
な装置は１つだけである。もちろん、これら２つ
の限定要素はそれほど好ましいものではない。ま
た、これら以外にも限定要素があり、例えば、中
央メモリとの間の極めて好適なデータのバースト
転送を行うことができない。

しかしながら、米国特許第3432813号において
はマルチプレクサ・サブチヤネルはそれに接続さ
れているすべての周辺装置を同時に動作可能状態
におく。マルチプレクサ・サブチヤネルに接続さ
れている周辺装置はセレクタ・サブチヤネルに接
続されている周辺装置と同様の動作状態に置かれ
ている。しかしながら、いつたんＩ／Ｏ転送が開
始されると、、ユニツト制御ワードはサブチヤネ
ルから専用メモリに返送され、それによりマルチ
プレクサ・サブチヤネルは、命令された装置がア
クセスを要求するまで他の装置を自由に動作可能
状態におき、すなわち１バイトのデータを受信ま
たは生成するための準備を整える。この時、ユニ
ツト制御ワードは再びサブチヤネルに転送され、
データバイトは受信または生成される。アクセス
期間の間において、周辺装置から収集されるべき
64ビツトワードまたは周辺装置への転送用に分散
されるべき64ビツトワードの部分は専用メモリに
記憶される。しかしながら、マルチプレクサ・サ
ブチヤネルの設計は、比較的低速の装置に対して
は可能であるが、デイスク駆動ユニツトのような
比較的高速の装置に対しては明らかに不適当であ
る。

米国特許第3725864号においては、米国特許第
3432813号に記載のシステムと類似のＩ／Ｏ処理
システムが開示されており、ただ前者の場合、精
巧に設計されている。例えば、複数の制御ユニツ
ト（各ユニツトは異なるチヤネルに接続される）
と複数のＩ／Ｏ装置の間で切換接続方式が用いら
れており、それにより、Ｉ／Ｏ装置の各個がいず
れのチヤネルからもアクセス可能になつている。
これは、もちろん米国特許第3432813号に記載の
システムに比べてＩ／Ｏ処理の適応性を改善する
ものである。米国特許第3725864号においては、
Ｉ／Ｏ装置制御ユニツトインタフエースのシステ
ムが開示されており、ここでは単一のＩ／Ｏ装置
が少くとも２つの異なる制御ユニツトに選択的に
インタフエース可能となつている。該システムは
また、米国特許第3432813号に開示されているシ
ステムに比べて改善されている。使用可能なチヤ
ネルを介しての装置へのアクセスの改善された適
応性は別として、米国特許第3725864号において
は、チヤネル制御能力を時間的に多重化するため
の改善されたシステムもまた開示されている。す
なわち、このシステムは、米国特許第3432813号
において単一チヤネルを介して複数の低速の周辺
装置を動作させるのに用いられている技術とやや
類似している。しかしながら、米国特許第
3725864号においてはその技術は改善されており、
２つ以上のチヤネルを介して複数の装置がアクセ
ス可能になつている。例えば、第１のチヤネルは
第１の周辺装置においてＩ／Ｏ動作を開始させる
のに用いられ、第１の周辺装置のアクセス期間中
他の周辺装置をアクセスするために該第１のチヤ
ネルは論理的に切り離され、一方、第２のチヤネ
ルはそれが再びアクセスを必要とする時に第１の
周辺装置を制御するのに用いられる。

従つて、米国特許第3725864号に記載のシステ
ムにおいては、各周辺装置に対して複数のチヤネ
ルアクセスパスを提供することにより周辺装置を
アクセスする際の適応性が増大され、また使用可
能なチヤネル源をより有効に使用することができ
る。しかしながら、米国特許第3725864号に記載
のシステムは、種々のチヤネル、制御ユニツトお
よび周辺装置の相互接続、ならびに具備されてい
る制御ハードウエアの量および複雑さという点に
関して、米国特許第3432813号に記載のシステム
よりはるかに複雑である。

また、米国特許第3725864号に記載のシステム
においては、利用可能なＩ／Ｏスループツトポテ
ンシヤルを最大限に活かすという点、および、任
意のＩ／Ｏ周辺装置におけるデータの取出しまた
は記憶のために短い応答時間を保証するという点
に関して、データの取扱いの最適化に対する注意
がそれほど払われていない。

本発明の目的は、ハードウエアを最大限に活か
すと共にすべての周辺装置が実質的に同じ時間量
においてアクセスされることを保証し、それによ
りいずれの周辺装置も使用可能なＩ／Ｏチヤネル
を占有しないようにする。スイツチレスの周辺イ
ンタフエース装置を提供することにある。本発明
によれば、Ｉ／Ｏ容量は、すべての周辺装置が特
定の動作条件の下で実質的に最大容量でデータを
同時に転送できるように与えられており、従つて
最大のスループツトは、具備されている周辺装置
の数により主として制限され、使用可能なＩ／Ｏ
チヤネル源により制限されることはない。さらに
本発明によれば、バツフアリングの必要性は、周
辺装置の記憶媒体とメインフレームのCPUの間
に分散配置される３段以上の同期化されたバツフ
アにより、および、システムのある構成要素にお
いてバツフアを対構成にすることにより、最少限
に維持される。さらに、本発明による周辺インタ
フエース装置においては、該装置の実質上すべて
の構成要素において知能のある（intelligent）制
御論理回路が用いられており、この知能は高度に
調和した効率的な態様で動作するよう同期化され
ている。

〔問題点を解決するための手段〕

本発明によれば、中央メモリを有する中央プロ
セツサと複数の周辺装置を含むデータ処理システ
ムに用いられる周辺インタフエース装置であつ
て、該周辺インタフエース装置は、 Ｉ／Ｏプロセツサであつて、データの送信およ
び受信用のDMAポートを有する専用メモリ、お
よび、制御情報の送信および受信用の制御チヤネ
ルを含むもの、および、 チヤネルマルチプレクサであつて、該DMAポ
ートおよび制御チヤネルとの間で情報伝達を行
い、該DMAポートおよび制御チヤネルとこれら
に対応する複数の周辺装置との間に複数の前記デ
ータおよび制御情報用のチヤネルを提供するも
の、を具備し、前記チヤネルマルチプレクサは、 (a) アドレス・ステータスバツフアであつて、専
用メモリのアドレスパーセルまたは周辺装置の
ステータスパーセルを保持するための複数のレ
ジスタを含み、該レジスタは機能に関してはグ
ループ毎に分割され、該グループの各個は前記
チヤネルの各個に対応しているもの、 (b) 第１および第２のデータバツフアであつて、
該データバツフアの各個はデータパーセルを保
持するための複数のレジスタを含み、該レジス
タは機能に関してはグループ毎に分割され、該
グループの各個は前記チヤネルの各個に対応し
ているもの、 (c) 第１のマルチプレクサであつて、前記制御チ
ヤネルおよび前記周辺装置との間で情報伝達を
行い、前記アドレス・ステータスバツフアとの
間でアドレスおよびステータスパーセルを多重
化し、かつ、該制御チヤネルからの周辺装置の
制御情報を該周辺装置に転送するもの、 (d) 第２のマルチプレクサであつて、前記DMA
ポートおよび前記周辺装置との間で情報伝達を
行い、前記第１および第２のデータバツフアの
いずれか一方との間でデータパーセルを多重化
し、該DMAポートまたは該周辺装置との間で
該データパーセルを転送するもの、および、 (e) 制御論理回路であつて、機能的に複数組のチ
ヤネル論理回路に分割され、該チヤネル論理回
路の各組は対応するチヤネルを通してデータの
流れを制御し、該各組は、循環する時分割多重
ベースで一度に１組ずつ機能的に動作状態にな
り、それにより前記第１および第２のマルチプ
レクサを制御し、かつ前記バツフアに対してア
ドレス指定を行い、該バツフアは、前記第１お
よび第２のデータバツフアの対応するレジスタ
のチヤネルグループのうち異なるチヤネルグル
ープが交互に充満状態および空き状態になるよ
うにし、それにより、１組のチヤネル論理回路
の動作期間中一方のチヤネルデータバツフアグ
ループが充満状態になりつつあるようにし、か
つ対応する他方のチヤネルデータバツフアグル
ープが空き状態になりつつあるようにし、該充
満および空き状態にするための動作は前記専用
メモリのDMAポートと前記周辺装置の１つと
の間で行われ、また前記バツフアは前記制御チ
ヤネルおよび周辺装置が前記アドレス・ステー
タスバツフアを参照するようにさせるもの、を
具備する、 周辺インタフエース装置が提供される。

また本発明によれば、前記周辺インタフエース
装置はさらに複数のコントローラを具備し、該コ
ントローラの各個は前記周辺装置の１つおよび前
記チヤネルマルチプレクサ手段との間で情報伝達
を行い、以下のもの、すなわち、 (a) 第１および第２のデータバツフアであつて、
該データバツフアの各個がデータパーセルを保
持するための複数のレジスタを含むもの、 (b) データマルチプレクサであつて、前記チヤネ
ルマルチプレクサおよび前記周辺装置の１つと
の間で情報伝達を行い、前記第１および第２の
データバツフアとの間でデータパーセルを多重
化し、該周辺装置の１つまたは該チヤネルマル
チプレクサとの間で該データパーセルを転送す
るもの、および、 (c) 制御論理回路であつて、前記チヤネルマルチ
プレクサおよび前記周辺装置の１つとの間で情
報伝達を行い、それにより前記データマルチプ
レクサを制御し、かつ前記バツフアに対してア
ドレス指定を行い、該バツフアは前記第１およ
び第２のデータバツフアが交互に空き状態およ
び充満状態になるようにし、それにより、一方
のデータバツフアが充満状態になりつつあるよ
うにし、かつ他方のデータバツフアが空き状態
になりつつあるようにし、該充満および空き状
態にするための動作は前記チヤネルマルチプレ
クサと前記周辺装置の１つとの間で行われるも
の、 を含む。

さらに本発明によれば前記コントローラは循環
する時分割多重ベースで周期的に前記チヤネルマ
ルチプレクサとの間で情報伝達を行うように機能
的に動作状態になり、該チヤネルマルチプレクサ
は該動作状態の情報伝達期間を開始させる。

さらに本発明によれば、予め決められた複数の
データパーセルが前記チヤネルマルチプレクサと
前記コントローラの間で各情報伝達期間の間転送
され、該予め決められた複数のデータパーセルは
前記第１または第２のデータバツフアに保持され
ているデータパーセルの一部である。

さらに本発明によれば、前記チヤネルマルチプ
レクサと前記コントローラの間における情報伝達
期間の発生する頻度は固定され、それにより、前
記第１および第２のデータバツフアの一方におけ
る該チヤネルマルチプレクサからの充満動作また
は該チヤネルマルチプレクサへの空き動作は通
常、該データバツフアの他方における前記周辺装
置の１つからの充満動作または該周辺装置の１つ
への空き動作の速度より高い速度で行われる。

さらに本発明によれば、前記周辺装置の１つは
ストリーム状にデータパーセルの送信および受信
を行い、該ストリームの各個は、予め決められた
複数のデータパーセルを有し、前記制御論理回路
により発生される１回の要求信号に応答して前記
コントローラと該周辺装置の１つの間で転送さ
れ、また前記第１および第２のデータバツフアは
予め決められた複数のストリームを保持し得る容
量を有している。

さらに本発明によれば、前記制御論理回路は前
記第１および第２のデータバツフアを参照するた
めの第１および第２のアドレス指定用制御回路を
含み、該第１および第２のアドレス指定用制御回
路はそれぞれ該第１および第２のデータバツフア
と協働する第１および第２のアドレスマルチプレ
クサを介して該バツフアのいずれかに多重接続さ
れ、該アドレス指定用制御回路の一方は前記周辺
装置の１つとの間で授受が行われるデータパーセ
ルのための参照信号を提供し、該アドレス指定用
制御回路の他方は前記チヤネルマルチプレクサ手
段との間で授受が行われるデータパーセルのため
の参照信号を提供する。

さらに本発明によれば、データパーセルは前記
データマルチプレクサと前記周辺装置を１つの間
で、該周辺装置の１つから該データマルチプレク
サに該データパーセルを伝えるバス・インパラレ
ルデータパス、および、該データマルチプレクサ
から該周辺装置の１つに該データパーセルを伝え
るバス・アウトパラレルデータパスを介して伝達
される。

さらに本発明によれば、前記データパーセルは
前記データマルチプレクサと前記チヤネルマルチ
プレクサの間で、該データマルチプレクサから該
チヤネルマルチプレクサに該データパーセルを伝
える出力パラレルデータパス、および、該チヤネ
ルマルチプレクサから該データマルチプレクサに
データ情報ユニツトを伝える出力パラレルデータ
パスを介して伝達される。

さらに本発明の別の形態によれば、中央メモリ
を有する中央プロセツサと複数の周辺装置を含む
データ処理システムに用いられる周辺インタフエ
ース装置であつて、 Ｉ／Ｏプロセツサであつて、前記中央プロセツ
サとの間で情報伝達を行い、データの送信および
受信用のDMAポートを有する専用メモリ、およ
び、制御情報の送信および受信用の制御チヤネル
を含むもの、 チヤネルマルチプレクサであつて、該DMAポ
ートおよび該制御チヤネルとの間で情報伝達を行
い、循環する時分割多重ベースで該DMAポート
および制御チヤネルとの間で前記データおよび制
御情報を移動させるための複数のチヤネルを提供
し、 該チヤネルマルチプレクサは制御情報バツフア
および１対のマルチプレクサデータバツフアを含
み、該バツフアの各個は機能に関してはグループ
毎に分割され、各バツフアにおける１つのグルー
プは複数のチヤネルのうち特定の１チヤネルに対
応する制御またはデータ情報の移動用として割り
当てられ、さらに該チヤネルマルチプレクサは該
１対のマルチプレクサデータバツフアにおける対
応する１対のチヤネルグループのレジスタを動作
させるためのチヤネルマルチプレクサ制御手段を
含み、該チヤネルマルチプレクサ制御手段により
該１対のチヤネルグループのレジスタの一方は第
１の予め決められた数のデータパーセルにより充
満状態になり、かつ該１対のチヤネルグループの
レジスタの他方は第１の予め決められた数のデー
タパーセルにより空き状態になり、該充満および
空き状態にするための動作は前記Ｉ／Ｏプロセツ
サのDMAポートと前記周辺装置の１つとの間で
行われ、また前記チヤネルマルチプレクサ制御手
段は前記制御情報バツフアを動作させ、それによ
り該周辺装置の１つおよび前記制御チヤネルは該
制御情報バツフアのグループと協働するチヤネル
が動作している期間中該グループの１つを参照す
るようになつているもの、および、 複数のコントローラであつて、該コントローラ
の各個は前記チヤネルマルチプレクサ手段の１つ
および前記周辺装置の１つとの間で情報伝達を行
い、 該コントローラの各個は第１および第２のコン
トローラデータバツフアを含み、該コントローラ
データバツフアの各個は第２の予め決められた数
のデータパーセルを保持し得る容量を有し、該第
２の予め決められた数は前記第１の予め決められ
た数の倍数に等しいものであり、さらに該コント
ローラの各個は該第１および第２のコントローラ
データバツフアとの間でデータパーセルを多重化
するためのコントローラマルチプレクサを含み、
それにより該コントローラデータバツフアの一方
は充満状態になり、かつ該コントローラデータバ
ツフアの他方は空き状態になり、該充満および空
き状態にするための動作は前記チヤネルマルチプ
レクサの１つのチヤネルと前記周辺装置の１つと
の間で行われるようになつているもの、 を具備する周辺インタフエース装置が提供され
る。

〔実施例〕

本発明による周辺インタフエース装置の好適な
実施例の概略的な外観がブロツク図の形態をもつ
て第１図に例示される。Ｉ／Ｏ（入出力）プロセ
ツサ１０は、RAM（等速呼出し記憶装置）を有
し、CPU（図示せず）に代わつてある入出力タス
ク、例えば参照番号６０〜６３により示されるデ
イスク駆動ユニツトとの間のデータの読出しおよ
び書込み、を実行するために設けられている。
Ｉ／Ｏプロセツサ１０のRAM（以下専用メモリ
と称する）は、DMA（ダイレクト・メモリ・ア
クセス）ポート１２の１つによりDMAチヤネル
１４を介してチヤネルマルチプレクサ３０に接続
され、さらにチヤネルマルチプレクサ３０は、参
照番号５０〜５３により示されるコントローラユ
ニツトを介してそれぞれのデイスク駆動ユニツト
６０〜６３に接続される。また、制御チヤネル１
６は、Ｉ／Ｏプロセツサ１０のレジスタからチヤ
ネルマルチプレクサ３０に命令、指令、パラメー
タ等を伝達するために設けられている。

チヤネルマルチプレクサ３０、コントローラユ
ニツト５０〜５３およびデイス駆動ユニツト６０
〜６３によりサブシステム２０が構成される。第
１図に示されるように、Ｉ／Ｏプロセツサ１０は
４つのサブシステムとインタフエースされてい
る。サブシステム２１，２２および２３は、それ
ぞれのDMAチヤネル２４，２５，２６、および
制御チヤネル１６を介してＩ／Ｏプロセツサ１０
とインタフエースされており、制御チヤネル１６
はそれぞれのチヤネルマルチプレクサに並列に接
続されている。

好適にはＩ／Ｏプロセツサ１０は、データが周
辺装置とCPUの間を通過する時に専用メモリ
（好適には高速のバイポーラ設計による）を介し
て該データを極めて高速度で転送することができ
る高速の16ビツト多目的形コンピユータである。
メインフレームとの間のすべての通信、例えばデ
イスクおよびテープへの要求あるいは端末機器と
の通信、は好適には「マスター」Ｉ／Ｏプロセツ
サ（図示せず）により取り扱われ、このマスター
Ｉ／Ｏプロセツサは、Ｉ／Ｏプロセツサ１０の制
御による周辺装置への要求が含まれるような場合
にＩ／Ｏプロセツサ１０と共働する。これも図示
されないが、100Mバイト／秒のチヤネルを介し
て中央メモリとの間でデータの授受を行う比較的
大容量のバツフアメモリを、Ｉ／Ｏプロセツサ１
０およびマスターＩ／Ｏプロセツサと共に用いる
ことが望ましい。動作時において、Ｉ／Ｏプロセ
ツサ１０はメインフレームの中央メモリとこのバ
ツフアメモリの間のチヤネルを介してのデータの
移動を制御する。読出しおよび書込み動作時にお
いて、Ｉ／Ｏプロセツサ１０は、専用メモリとバ
ツフアメモリの間でデータを転送し、また専用メ
モリと周辺装置、例えばデイスク駆動ユニツト６
０〜６３、との間でDMAチヤネルを介してデー
タを転送する。しかしながら理解されるべきこと
は、上述したＩ／Ｏプロセツサおよび記憶装置の
システムは好適ではあるが、本発明の本質を成す
ものではないということである。

概念的には、チヤネルマルチプレクサ３０は４
つのハードウエアチヤネル０〜３に分離されてお
り、各チヤネルはＩ／Ｏプロセツサ１０と、対応
するコントローラユニツト５０〜５３およびデイ
スク駆動ユニツト６０〜６３との間でデータ、命
令および関連するパラメータを伝送する。従つ
て、概念的な例示として、４つのマルチプレクサ
チヤネル０〜３が個々に示され、またチヤネルマ
ルチプレクサ３０とコントローラユニツト５０〜
５３の間にインタフエースパス４０〜４３が示さ
れる。しかしながら、以下において示されるよう
に、実際上１つの情報パスがコントローラユニツ
ト５０〜５３により共用され、、該コントローラ
ユニツトはチヤネルマルチプレクサ３０へのアク
セス、そしてＩ／Ｏプロセツサ１０へのアクセス
により時分割多重された形態を有して設けられ
る。

コントローラユニツト５０〜５３はデイスク駆
動ユニツト６０〜６３のそれぞれにインタフエー
スパス５５〜５８のそれぞれを介して接続されて
いる。コントローラユニツト５０〜５３の主な機
能は、チヤネルマルチプレクサ３０と、対応する
デイスク駆動ユニツト６０〜６３の１つの中の64
パーセル（parcel）のFIFOデスキユー
（deakew）バツフアとの間のデータのバツフア
リングを行うことである。データのバツフアリン
グを行うためにコントローラユニツト５０〜５３
の各個は１対のパーセルバツフアを含んでおり、
該パーセルバツフアは書込みおよび読出し動作中
はそれぞれデイスクを進めたりあるいは遅延させ
たりする。データは対応するデイスク駆動ユニツ
トのデスキユーバツフアとの間で複数パーセルず
つ転送される。理解されるべきことは、本明細書
において用語「パーセル」が、用語「ワード」と
等価的な意味を有しており、また予め決められた
数のデータビツトからなる並列した１グループを
示すことである。

デイスク駆動ユニツト６０〜６３の各個は内部
の読出しおよび書込み動作、例えばデイスクとの
間の読出しおよび書込み動作、のタイミング用の
独立した制御装置を含む。従つて、インタフエー
スパス５５〜５８を通して時間にのみ依存する動
作はデータおよびパラメータ（例えば機能）の実
際の転送である。書込みモードにおいて、デイス
ク駆動ユニツト６０〜６３のデスキユーバツフア
は、対応するコントローラユニツト５０〜５３か
らデータを受信し、そしてそのデータをデイスク
上に記憶させるために内部クロツクと同期させて
転送する。同様に、読出しモードにおいて、デー
タは内部クロツクによりデイスクから読出されて
デスキユーバツフアに送られ、さらにデスキユー
バツフアからコントローラユニツトに転送され
る。

概略的に上述した本発明による装置が第２図の
参照と共に以下詳細に記載される。第２図はサブ
システム２０〜２３のチヤネルマルチプレクサ３
０を単純化されたブロツク図の形態で示す。上述
したように、チヤネルマルチプレクサ３０の基本
的機能はＩ／ＯプロセツサのDMAプートと４つ
のコントローラユニツト５０〜５３の間でデータ
を多重化することである。チヤネルマルチプレク
サ３０は、専用メモリとコントローラユニツトの
間でデータのバツフアリングを行うと共に、１対
の専用メモリアドレス、１対のステータスレジス
タ、使用中および使用済フラグを処理し、コント
ローラユニツト５０〜５３の各個に対応して割込
みを行う。

２つのデータバツフア１００および１０１はそ
れぞれ、Ｉ／Ｏプロセツサ１０の専用メモリとの
間でデータを転送するための４つのチヤネルのす
べてに共用されている。各個のバツフア１００お
よび１０１は、例えば各個のバツフアのチヤネル
０に関して示されているように、チヤネル０〜３
（すなわちＩ／Ｏプロセツサ１０とコントローラ
ユニツトの間の情報パス）のそれぞれに対応して
４パーセルのデータを保持している。

Ｉ／Ｏプロセツサ１０の専用メモリアドレスお
よび機能情報は、制御チヤネル１６から入力端子
１０４を介して入力され、レジスタ１２４を通し
て緩衝され、そしてマルチプレクサ１３４を介し
て制御バツフア１２５に入力される（アドレス情
報）か、または出力端子１１２に送られる（コン
トローラユニツト駆動機能情報）。専用メモリア
ドレスは、以下詳細に説明されるように、必要に
応じてＩ／Ｏプロセツサの専用メモリアドレスレ
ジスタに多重化されて出力される。同様に、コン
トローラユニツト５０〜５３から送られてきた駆
動状態パラメータは、入力端子１０５を介して入
力され、レジスタ１２３を通して緩衝され、そし
て制御バツフア１２５に記憶される。該駆動状態
パラメータは、要求があり次第、マルチプレクサ
１３１および出力端子１３３を介してＩ／Ｏプロ
セツサ１０の制御チヤネル１６に出力される。

制御論理回路は、以下詳細に記載されるよう
に、異なるデイスクに対して同時に読出しおよび
書込み動拶を提供する。チヤネルマルチプレクサ
３０に対応する制御論理回路は機能的に４組の論
理回路に分割されており、各組は４つのチヤネル
０〜３のそれぞれに対応する。４組の論理回路は
該チヤネル間でデータを多重化するために同期化
される。チヤネルマルチプレクサを介して４つの
コントローラユニツト５０〜５３の同期をとるこ
とにより、各コントローラユニツトはＩ／Ｏプロ
セツサ１０との間でDMAチヤネルを時分割使用
することができる。

第２図に示されるように、バツフア１００，１
０１および１２５は４つの記憶領域に区分けされ
ており、各領域は１組の論理回路により制御され
る１つのチヤネルに対応している。第３図にさら
に詳細に示されるように、バツフア１００および
１０１の各個は16個のレジスタ（４個／チヤネ
ル）を含み、０〜１５で示される各レジスタは16
ビツトのデータパーセルを保持している。制御バ
ツフア１２５の構成は第４図にさらに詳細に示さ
れる。制御バツフア１２５は０〜１５で示される
16個のレジスタ（４個／チヤネル）を含み、１チ
ヤネルに対して２つの専用メモリアドレスパーセ
ル０および１、内部（コントローラ）ステータス
パーセル、および外部（デイスク）ステータスパ
ーセルが保持されている。

チヤネルマルチプレクサ３０と専用メモリの間
でデータは、各グループがただ１つのチヤネルと
関連している４つのパーセルからなる該グループ
毎に転送され、それにより、各転送が行われる毎
にバツフア１００または１０１において特定のチ
ヤネルに割り当てられた４つのレジスタは完全な
充満状態または完全な空き状態になる。例えば、
バツフア１００から専用メモリへのチヤネル０に
対応するパーセルの転送において、そのチヤネル
のレジスタに保持されている４つのパーセル０〜
３は、バツフア１００からシリアルに取り出さ
れ、マルチプレクサ１１０を介し、出力端子１１
１に出力され、DMAチヤネル１４を通して専用
メモリに転送される。そして、例えば専用メモリ
からバツフア１０１へのチヤネル３に対応するパ
ーセルの転送において、データパーセルは、
DMAチヤネル１４を通して入力端子１０６から
シリアルに入力され、マルチプレクサ１０７を介
し、チヤネル３に関連する４つのパーセルレジス
タに記憶される。

しかしながら、チヤネルマルチプレクサ３０と
コントローラユニツトの間でパーセルは、時間的
に多重化されたスキヤナベースで転送され、せい
ぜい１チヤネルにつき４つのクロツクピリオド毎
に１つのパーセルが転送される。従つて、例えば
バツフア１００においてチヤネル０の４つのパー
セルレジスタを満たすためには、少くとも14個の
クロツクピリオドが必要である。ただし、マルチ
プレクサ１パーセルとそのパーセルの記憶領域を
パーセルレジスタに要求するクロツクピリオドか
ら１個分のクロツクピリオドだけ遅延があるもの
とする。

第５図に示されるタイミング図は、実際問題と
して普通ではないが４つのチヤネルから同時にマ
ルチプレクサが読出しを行う場合の動作を例示し
ている。

なお、第５図において、１はスキヤナシーケン
ス（自然循環）、２はコントローラユニツトから
のデータの格納、２−１は４つのコントローラユ
ニツトからのバツフア１００の充満動作、２−２
は４つのコントローラユニツトからのバツフア１
０１の充満動作、２−３はバツフア１００の再度
の充満動作を開始、３−１は制御バツフアレジス
タからのアドレス要求、３−２は速やかに受け入
れれたアドレス要求、３−３は専用メモリ書込み
参照要求（変更自在に受け入られる要求）、３−
４は参照要求を行うラツチチヤネル番号、３−５
はデータバツフアをアドレス指定するためのラツ
チチヤネル番号、３−６はデータバツフアから専
用メモリへの出力データ、４−１は４つの分離し
た専用メモリバツフアへのバツフア１００の空き
動作、４−２は４つの分離した専用メモリバツフ
アへのバツフア１０１の空き動作の開始、を示
す。チヤネルマルチプレクサ３０はスキヤナを含
み、該スキヤナはそれ自身と、入力端子１０５お
よび出力端子１１２を共用する４つのコントロー
ラユニツトとの間における多重化データおよび機
能パーセルのための０〜３のスキヤナシーケンス
を提供する。従つてスキヤナ信号は、マルチプレ
クサとインタフエースされているコントローラユ
ニツトの各個に供給され、コントローラユニツト
に対し該コントローラユニツトがいかなるクロツ
クピリオドの時に情報パーセルを送信または受信
してよいかを指示する。第５図に示される例（バ
ツフアは最初空き状態とする）においては、クロ
ツクピリオドＮとＮ＋16の間で、バツフア１００
は16個のデータパーセル（各コントローラユニツ
トから４個）により満たされている。例えば、ク
ロツクピリオドＮの時にスキヤナはコントローラ
ユニツト５０に信号を送つてデータパーセルを生
成させ、クロツクピリオドＮ＋１の時に第１のデ
ータパーセルは、、コントローラユニツト５０か
ら入力端子１０５およびマルチプレクサ１０８を
介して、バツフア１００のチヤネル０に対応する
パーセルグループに記憶される。従つて、クロツ
クピリオドＮ＋13の時にバツフア１００のチヤネ
ル０に対応する４つのパーセルレジスタは充満状
態となり、チヤネル１についてはピリオドＮ＋14
の時に、チヤネル２についてはピリオドＮ＋15の
時に、チヤネル３についてはピリオドＮ＋16の時
に、それぞれの４つのレジスタが充満される。

ある１つのチヤネルのパーセルグループが一方
のバツフア、例えばこの例ではバツフア１００、
において充満されると直ちに、他方のバツフアの
他のチヤネルのパーゼルグループは空き状態なら
ば充満される。例えば第５図に示される例におい
ては、クロツクピリオドＮ＋17の時にバツフア１
０１のパーセルグループへの充満が始まつてお
り、またこの時点においてバツフア１００の４つ
のチヤネルに対応するパーセルグループはすべて
充満状態となつている。

ある特定のパーセルグループが充満されると、
マルチプレクサはできるだけ速やかにそのパーセ
ルを専用メモリに転送しようとする。例えば第５
図に示される例においては、バツフア１００のチ
ヤネル０に対応するパーセルグループを専用メモ
リに転送する過程はクロツクピリオドＮ＋15の時
に始まり、これは、ピリオドＮ＋14におけるスキ
ヤナシーケンススロツト「２」に同期して応答し
ている。専用メモリへの転送動作の同期化に際し
てのこれら２つのクロツクピリオドの「オフセツ
ト」は専用メモリへのすべての転送動作に対して
当てはまり、また、バツフアにおいてある特定の
チヤネルに関連するパーセルが完全な空き状態ま
たは充満状態になると直ちに専用メモリへの転送
が開始されるように該オフセツトは設けられてい
る。

あるバツフアに対してあるチヤネルのパーセル
グループを空き状態にする過程は、例えばバツフ
ア１００のチヤネル０に関して示されているよう
に、クロツクピリオドＮ＋15の時に始まり、該過
程は制御バツフア１２５のレジスタへの専用メモ
リアドレス要求を伴なう。第５図に示される例に
おいては、このアドレス要求はクロツクピリオド
Ｎ＋16の時に速やかに受け入れられており、それ
により専用メモリアドレスは、クロツクピリオド
Ｎ＋17の時にマルチプレクサ１３０を通して多重
化され、専用メモリアドレスレジスタに出力され
るべく出力端子１３２に出力される。同時に、専
用メモリ書込み参照要求が呈示され、該要求は、
動作に対応した専用メモリの利用度に応じて変更
自在に受け入れられる。また、この要求は速やか
に受け入れられ、それによりデータは、ピリオド
Ｎ＋19の時に始まる４つの連続したピリオドにお
いてバツフア１００のチヤネル０に対応するパー
セルグループから専用メモリに転送される。すな
わち、ピリオドＮ＋19からＮ＋22において４つの
16ビツトデータからなるパーセルはバツフア１０
０のチヤネル０に対応するパーセルグループから
専用メモリに転送される。専用メモリ書込み参照
要求が受け入れらると、対応する専用メモリアド
レスは増分器（incrementor）１２６およびマル
チプレクサ１３４を介して増分される。従つて、
専用メモリアドレスは必要に応じて次の専用メモ
リ書込み参照要求のために歩進されることにな
る。この動作は、後で説明されるように、専用メ
モリからバツフアへのパーセル転送の場合におい
ても同様である。

第５図に示されるように、バツフア１００のチ
ヤネル１に対応するパーセルグループを空き状態
にするための過程は、該バツフア１００のチヤネ
ル０からパーセル転送の終了に先立つて開始され
ている。すなわち、クロツクピリオドＮ＋20の時
に専用メモリ転送論理回路は、クロツクピリオド
Ｎ＋19におけるスキヤナスロツト「３」に同期し
て、チヤネル１に対応するパーセルグループが充
満状態にありしかも転送過程を開始してもよいこ
とを検知する。これらの動作が本質的に一部重な
つているために、論理回路内に１対のラツチ回路
が設けられる。論理回路は該ラツチ回路により、
新しいチヤネルがアクセスされている一方でまた
終了していない動作に関連するチヤネルの番号を
「記憶」する。それにより、バツフア１００およ
び１０１の正しいチヤネル領域へのパーセル転送
および正しいチヤネル領域からのパーセル転送が
行われる。両方のバツフアは同時に動作状態にあ
り、すなわち一方がデータを読出し他方がそのデ
ータを記憶しているので、ラツチ回路の最終段階
は各バツフアに対して１つのデータを提供するよ
うコピーされ、それにより各バツフアはひとまと
めにされたチヤネル番号にアクセスすることがで
きる。すなわち、メモリへの参照を要求するチヤ
ネル番号は、第５図に示される例においてはクロ
ツクピリオドＮ＋16の時（メモリ参照要求が呈示
される時）に第１のラツチ回路に保持され、そし
てそのチヤネル番号は、クロツクピリオドＮ＋17
の時に第２のラツチ回路に送られ、データバツフ
アをアドレス指定するために読出される。追加的
なアドレス指定はグループ内の適当なパーセル０
〜３を指定するために提供される。

最大のDMAメモリ参照レートは６個のクロツ
クピリオドに対して１回の参照のレートであるた
め、次のメモリ参照は、１つのメモリ参照要求が
受け入れられた後少くとも２個のクロツクピリオ
ドの間は行われない。これは、例えば第５図にお
いて、チヤネル１に対してクロツクピリオドＮ＋
24の時、またチヤネル３に対してはクロツクピリ
オドＮ＋31の時の要求受け入れの後に続く一連の
過程に関して示されているとおりである。すなわ
ち、いつたん要求が受け入れられると、４個の16
ビツトからなるパーセルは次の５個のクロツクピ
リオドの時間内に転送される。従つて、クロツク
ピリオドがＴであり、かつ最大のメモリ参照レー
トが6Tに対して１回のレートである場合には、
１チヤネル当りのＩ／Ｏレートは16ビツトデータ
パーセルに対して１秒当り16／6Tビツトに近づ
く。

クロツクピリオドＮ＋32において、バツフア１
０１は完全に充満されているが、、、バツフア１０
０は専用メモリへの転送もまだ終了していない。
従つて、クロツクピリオドＮ＋32からＮ＋41まで
の間は、コントローラユニツトからのパーセルの
受け入れは行われていない。これは、バツフアに
対する専用メモリの動作により該バツフアに対応
するアドレス指定論理回路が占有され、それによ
り他のバツフア動作のすべてが保留されるからで
ある。しかしながら、クロツクピリオドＮ＋42の
時に、１個のパーセルがコントローラユニツト５
２から受け入れられ、バツフア１００のチヤネル
２に対応するグループに格納される。この時点か
ら以後、バツフア１００は前述した同じ態様で充
満される。ただし、第５図に示される例において
は、バツフアに格納される最後の２個のパーセル
はそれぞれコントローラユニツト５０，５１から
転送されることになる。

バツフア１００が専用メモリへの転送を終了す
るやいなやバツフア１００が再びデータの充満を
開始する丁度その時に、バツフア１０１は、該バ
ツフア１０１の少くとも１チヤネルのグループが
充満されているならば、バツフア１００が空き状
態になると直ちに専用メモリへの転送を開始す
る。すなわち、クロツクピリオドＮ＋39の時に、
バツフア１０１のチヤネル０を空き状態にする過
程が開始されている。

従つて、第５図に示される例から明らかなよう
に、４つのチヤネルからのマルチプレクサの読出
し動作は、コントローラユニツトからの一方のバ
ツフアへのデータの転送、他方のバツフアが充満
状態にある時の該一方のバツフアからの専用メモ
リへのデータの転送等からなつている。

第６図に示されるタイミング図は、４つのチヤ
ネルのすべてに対してマルチプレクサが同期をと
つて書込みを行う場合の動作を例示している。

なお、第６図において、１はスキヤナシーケン
ス（自然循環）、２はコントローラユニツトへの
データ転送、２−１は４つのコントローラユニツ
トへのバツフア１００の空き動作、２−２は４つ
のコントローラユニツトへのバツフア１０１の空
き動作、２−３はバツフア１００の再度の空き動
作の開始、３−１は制御バツフアレジスタからの
アドレス要求、３−２は速やかに受け入れられた
アドレス要求、３−３は専用メモリ読出し参照要
求（変更自在に受け入れられる要求）、３−４は
参照要求を行うラツチチヤネル信号、３−５はひ
とまとめにされた読出し参照チヤネル番号の歩
進、３−６はひとまとめにされた読出し参照チヤ
ネル番号の再度の歩進、３−７は専用メモリから
の４個のパーセルの受信、３−８はバツフア１０
０の４つの記憶領域の各領域への４個のパーセル
の格納、３−９はバツフア１０１の４つの記憶領
域の各領域への４個のパーセルの格納、４−１は
４つのチヤネルに対応する専用メモリからのバツ
フア１００の充満動作、４−２は４つのチヤネル
に対応する専用メモリからのバツフア１０１の充
満動作の開始、を示す。

第６図に示される例においては、バツフア１０
０および１０１が充満された状態から動作が始ま
つており、該バツフアは専用メモリからデータで
満たされている。従つて、コントローラユニツト
からのデータでバツフアを充満する時の動作とま
さしく同様に、バツフア１００は、クロツクピリ
オドＮ＋２からＮ＋17までの間は４つのコントロ
ーラユニツトへそのデータが転送されて空き状態
になる。このような動作は、クロツクピリオドＮ
から始まつてクロツクピリオドＮ＋15まで継続す
るスキヤナスロツトにより開始される。図示され
るように、データパーセルは、、コントローラユ
ニツトに対するスキヤナスロツト信号に続く２番
目のクロツクピリオドの時にマルチプレクサから
該コントローラユニツトに転送される。なお、前
述した第５図の例ではバツフアにおける確認信号
およびデータ記憶の発生の様子が示されている
が、これらはたまたま同じクロツクピリオドの時
に発生しているにすぎない。

クロツクピリオドＮ＋14の時に、バツフア１０
０のチヤネル０に対応するグループからコントロ
ーラユニツト５０へのデータ転送の過程は終了
し、そしてバツフア１００を専用メモリからのデ
ータで充満させる過程が始まつている。従つて前
述した読出し動作の場合と同様に、専用メモリ転
送論理回路の動作はスキヤナシーケンスと２つの
チヤネルに同期し、それによりクロツクピリオド
Ｎ＋14の時に該論理回路は、チヤネル０に対応す
るパーセルグループがいずれかのバツフアに満た
されているか否か、および該パーセルグループを
専用メモリに転送してよいか否かを決定する。従
つて、クロツクピリオドＮ＋15の時に制御バツフ
ア１２５のレジスタからアドレス要求が呈示さ
れ、該要求は該制御バツフアにより速やかに受け
入れらるものとして示されている。しかしなが
ら、理解されるべきことは、制御バツフアへの要
求が対立している場合にはアドレス要求が遅延さ
れることである。

いつたんアドレス要求が受け入れられ、かつ制
御バツフア１２５が出力端子１３２を介して専用
メモリの専用メモリアドレスレジスタに対し適当
なアドレスを呈示する準備を整えると、クロツク
ピリオドＮ＋17の時にアドレス読出し参照要求が
呈示される。クロツクピリオドＮ＋18の時にその
要求は受け入れられ、続いて該要求により必然的
に、クロツクピリオドＮ＋26からＮ＋29までの間
においてバツフア１００のチヤネル０のグループ
に対応する専用メモリからの４つのパーセルの受
信が行われる。これらのパーセルはクロツクピリ
オドＮ＋27からＮ＋30までの間においてバツフア
１００のチヤネル０のグループの４つの領域に記
憶される。

読出し動作の場合と同様に、参照を要求するチ
ヤネル番号および読出し参照チヤネル番号は、論
理回路動作の重なりのために、ラツチすなわち
「スタツク」されなければならない。これは第６
図に示されているとおりである。例えば、チヤネ
ル番号３に割り当てられているバツフア１００の
４つの領域を充満させる過程は、クロツクピリオ
ドＮ＋15の時に開始されているチヤネル０に対応
するバツフア１００におけるパーセルの転送およ
び格納の終了に先立つて開始されている。しかし
ながら、バツフアを専用メモリからのデータで充
満させる場合には追加的レベルのスタツキングが
必要とされる。これは、専用メモリ読出し参照の
開始からの遅延が本質的に比較的長いことに起因
する。従つて、専用メモリから読出し参照を要求
するチヤネル番号は、まず参照要求が呈示された
時にラツチされ、読出し確認信号がＩ／Ｏプロセ
ツサから受信された時（図示せず）に第２のラツ
チ回路に送られ、そして最後に６個のクロツクピ
リオドの時間経過後第３のラツチ回路に送られ
る。この時点において、専用メモリからバツフア
への読出しは終了する。従つて、第３のラツチ回
路は適当なチヤネルグループに対してバツフアの
アドレス指定を行わせるためにアクセスされ、
個々のパーセルアドレスは別のアドレス制御によ
り供給される。また、専用メモリへの書込み動作
の場合と同様に、独立したラツチ回路がバツフア
に設けられている。

また、専用メモリにおける読出し動作の重なり
に関係することとして理解されるべきことは、専
用メモリからバツフアへのデータの多重速度が、
専用メモリによりデータが作成されかつマルチプ
レクサに該データが転送される速度により制限さ
れることである。従つて比較的高速の専用メモリ
参照レートによりある程度の速度の改善が可能で
ある。しかしながら、読出し動作の場合と同様
に、最大のDMAメモリ参照レートは６個のクロ
ツクピリオドに対して１回の参照のレートであ
り、従つて、クロツクピリオドがＴであり、かつ
最大のメモリ参照レートが6Tに対して１回のレ
ートである場合には、１チヤネル当りのＩ／Ｏレ
ートは16ビツトデータパーセルに対して16／6T
に近づく。

第６図に示される例においては、いつたんバツ
フア１００がクロツクピリオドＮ＋17において空
き状態になると、バツフア１０１の空き動作が開
始され、それと共に専用メモリからのバツフア１
００の充満動作が同時に進行する。クロツクピリ
オドＮ＋33の時にに、バツフア１０１はコントロ
ーラユニツトへのデータ転送を終了し、それによ
り制御論理回路はバツフア１００（実際にはいず
れか一方のバツフア）から利用可能なデータパー
セルの記憶場所を見つけ出す。このデータパーセ
ルはコントローラユニツトに転送される場合もあ
る。このようにしてクロツクピリオドＮ＋34の時
に、論理回路は、バツフア１００のチヤネル２に
対応するグループを検査し、該グループが専用メ
モリからのデータによりまだ満たされる必要があ
り従つて転送を行うこととができないことを決定
する。同じような検査はクロツクピリオドＮ＋35
の時にチヤネル３に対応するグループに対して開
始され、そして同じような決定がなされる。クロ
ツクピリオドＮ＋36の時に、制御論理回路は、バ
ツフア１００のチヤネル０に対応するグループが
充満状態にあること、および、バツフア１００が
専用メモリ参照動作を行なつていない場合にはデ
ータパーセルをチヤネル０に対応するコントロー
ラユニツトに転送することができること、を決定
する。従つてバツフア１００が専用メモリ参照動
作を行なつている場合には、チヤネル０のデータ
パーセルをチヤネル０のコントローラユニツトに
転送することはできない。同じような過程はバツ
フア１００のチヤネル１に対応するグループに対
してくり返される。しかしながら、チヤネル２お
よび３にして示されているように、これらのグル
ープからのワードはまだ利用することができず、
それ故たとえバツフアがビジー状態でない場合で
も、クロツクピリオドＮ＋40およびＮ＋41の間は
いかなるワードも転送することができない。しか
しながら、チヤネル０および３からのパーセルは
そそれぞれクロツクピリオドＮ＋46，Ｎ＋53の時
にそれぞれのコントローラユニツトに転送され
る。これは、データが利用可能であり、かつ専用
メモリ参照要求がこれらのピリオドの時に発生し
ていないからである。

専用メモリからのバツフアを充満動作を再び参
照すると、クロツクピリオドＮ＋39の時に専用メ
モリからバツフア１０１のチヤネル０に対応する
グループへの充満動作の過程が開始されており、
この動作はクロツクピリオドＮ＋55において終了
している。従つて、読出し動作の場合と同様に、
バツフアはついにはコントローラユニツトへのデ
ータ転送により空き状態になり、そして専用メモ
リからのデータにより充満される。空き動作およ
び充満動作の過程に応じて各バツフアはバツフア
の各チヤネルグループに対応して独立に制御さ
れ、このことは、第７図に示されるような組み合
わされた読出し動作および書込み動作の場合に関
してはより明確に示される。

なお、第７図において１はスキヤナシーケンス
（自然循環）、２は送信または受信されたデータに
対応するコントローラユニツトへの確認信号、２
−１はバツフア１００におけるチヤネル０，２に
対応する充満動作およびチヤネル１，３に対応す
る空き動作、２−２はバツフア１０１におけるチ
ヤネル０，２に対応する充満動作およびチヤネル
１，３に対応する空き動作、３−１は制御バツフ
アレジスタからのアドレス要求、３−２は速やか
に受け入れられたアドレス要求、３−３は専用メ
モリ書込み参照要求（変更自在に受け入れられる
要求）、３−４は専用メモリ読出し参照要求（変
更自在に受け入れられる要求）、３−５は参照要
求を行うラツチチヤネル番号、３−６はひとまと
めにされた読出し参照チヤネル番号の歩進、３−
７は読出し参照チヤネル番号の再度の歩進、３−
８はバツフア１００から専用メモリへの出力デー
タ、３−９はバツフア１０１から専用メモリへの
出力データ、３−１０はバツフア１００における
専用メモリからのデータの格納、３−１１はバツ
フア１０１における専用メモリからのデータの格
納、４−１は専用メモリへのデータの書込み、４
−２は専用メモリからのデータの読出し、を示
す。

第７図に示される動作におけるクロツクピリオ
ドＮ＋１からＮ＋16までの間において、バツフア
１００のチヤネル０およびチヤネル２に対応する
グループは、読出し動作によりそれぞれのコント
ローラユニツト５０，５２からのデータにより充
満される。その読出し動作と共に、バツフア１０
０のチヤネル１およびチヤネル３に対応するグル
ープは、書込み動作によりそれぞれのコントロー
ラユニツト５１，５３へのデータ転送が行われて
空き状態になる。従つて、クロツクピリオドＮ＋
16の時に、バツフア１００のチヤネル０および２
は充満状態にあり、従つていつでも専用メモリへ
の転送が行われる状態にあり、一方、バツフア１
００のチヤネル１および３は空き状態にあり、従
つて専用メモリからのデータ転送を必要としてい
る。クロツクピリオドＮ＋17の時に、動作は４つ
のチヤネルのすべてに対してバツフア１０１側に
切り換わり、バツフア１０１のチヤネル０および
２に対しては充満動作が、一方、バツフア１０１
のチヤネル１および３に対しては空き動作が開始
される。しかしながら、、理解されるべきことは、
本発明におけるマルチプレクサはたとえ本実施例
において開示されていないにしても、バツフア間
の動作を更に組み合わせることができる能力を有
していることである。例えば、第７図に示される
例においては、本発明における制御論理回路はバ
ツフア１００のチヤネル０および２を充満状態に
することができる一方で、バツフア１０１の同じ
チヤネルまたは異なるチヤネルを空き状態にする
ことがき、それにより、第１のクロツクピリオド
において読出し動作が遂行されてバツフア１００
のチヤネル０のグループが充満され、そしてそれ
に続く次のクロツクピリオドにおいてバツフア１
０１の異なるチヤネルへの書込み動作が遂行され
る。いずれにしても、マルチプレクサの制御論理
回路は該マルチプレクサとコントローラユニツト
の間のデータ転送を連続的に遂行し、そのデータ
転送が読出し動作または書込み動作にかかわらず
可能な限りいつでも転送を遂行する。そして、こ
のような制御論理回路の動作とは無関係に、バツ
フアはデータ転送のための準備を整える。

従つて、第７図は比較的単純な正方向の動作の
組み合わせを例示したものであり、、ここでは、
クロツクピリオドＮ＋１とＮ＋16の間で行われて
いる16個の連続したデータ転送はすべて同一のバ
ツフアに対して発生し、またクロツクピリオドＮ
＋17からＮ＋32までの間においても同様である。
いずれにしても、クロツクピリオドＮ＋15の時に
制御論理回路は、バツフア１００のチヤネル０か
ら専用メモリへの書込み動作が開始されてもよい
ことを検知し、そしてその書込み動作は遂行され
る。

同様にして、クロツクピリオドＮ＋20の時にコ
ントローラユニツトは、バツフア１００のチヤネ
ル１が空き状態にあり従つて専用メモリからのデ
ータにより満たされる必要があること、および、
この過程は該クロツクピリオドにおいて開始され
ること、を検知する。しかしながら、留意される
べきことは、バツフア１００のチヤネル１に関連
する専用メモリ参照要求はその前の参照要求が受
け入られるまでは開始されないことであり、この
ことは、バツフアと専用メモリの間の転送動作の
すべてに対して当てはまる。従つて、バツフア１
００のチヤネル１に対応する書込み参照要求がク
ロツクピリオドＮ＋24において受け入れられる
と、スキヤナシーケンスにおいて次のの利用可能
なチヤネルはチヤネル３となり、従つて、このチ
ヤネルのグループを充満状態にする過程はクロツ
クピリオドＮ＋26の時に開始される。

チヤネル３に対応する書込み参照要求がクロツ
クピリオドＮ＋30において受け入られると、制御
論理回路は再び専用メモリへの参照要求のための
利用可能な次のチヤネルグループを検索する。従
つて、（参照要求の受け入れとそれに続く転送過
程の開始の間に少くとも１つのクロツクピリオド
に対応する遅延時間を導入しなければならないと
前述したように）クロツクピリオドＮ＋31の時
に、制御論理回路は、バツフア１００および１０
１のチヤネル１に対して制御動作を行い、以下の
こと、すなわちバツフア１００のチヤネル１が専
用メモリ転送動作に係わりを持つていること、お
よび、バツフア１０１のチヤネル１が専用メモリ
からのデータ転送を必要としており、このデータ
転送の過程はクロツクピリオドＮ＋32の時に開始
され、この動作はクロツクピリオドＮ＋48の時に
終了すること、を決定する。

最後に、第７図に例示されている専用メモリ転
送動作を参照すると、クロツクピリオドＮ＋41の
時に、専用メモリへのバツフア１０１のチヤネル
２の空き動作の過程が開始されている。すなわ
ち、図示されるように、本発明における制御論理
回路は異なるバツフアにおける同時的な動作を実
行することができる。しかしながら、留意される
べきことは、これらのバツフアにおける同時的な
動作が同時的な専用メモリ参照動作と等価的でな
いことである。参照要求動作は常に順序的に実行
される。しかしながら、専用メモリとマルチプレ
クサによるデータの受信の間にある程度の遅延が
存在するために、データは実際にはDMAチヤネ
ル上を異なる方向に同時に伝送される。

従つて、以上説明したように、次の規則に従う
データ転送が論理回路により遂行されなければな
らない。(1)各参照要求はそれに続く参照要求動作
の進行が可能になる前に検知されなければならな
い；(2)コントローラユニツトとの間のデータの授
受は常にスキヤナのタイムスロツトに同期して遂
行される；(2)データがバツフアと専用メモリの間
で転送されている場合には、コントローラユニツ
トはバツフア全体に対してロツクアウト状態に置
かれなければならない；(4)各参照要求に関連する
チヤネル番号は同時的な専用メモリ参照要求の処
理に適応するようにひとまとめ（stack）にされ
なければならない。

また、以下に記載する制御レジスタへのアクセ
スの優先順位（１が最優先）はチヤネルマルチプ
レクサ３０の動作において重要である。

１ Ｉ／Ｏプロセツサによる専用メモリアドレス
０または１あるいはステータス読出しのプログ
ラム（ソフトウエア）ロード、 ２ 参照要求後の専用メモリアドレスの歩進、 ３ 専用メモリアドレス要求の参照、 ４ コントローラユニツトからの状態データの格
納。

コントローラユニツトとの間のデータの読出し
および書込みと同様に、チヤネルマルチプレクサ
とコントローラユニツトの間で転送される機能情
報は自然循環するスキヤナーケンスに同期してい
る。前述したように、この機能情報はレジスタ１
２４に一時記憶され、そして適当なスロツトタイ
ムの時に出力端子１１２に送られる。すなわちチ
ヤネルマルチプレクサからコントローラユニツト
に１つの機能情報を伝えるのに４個のクロツクピ
リオドの分だけ時間を必要とし、そのためにＩ／
Ｏプロセツサ１０は５個以上のクロツクピリオド
毎に機能情報を提供することを（ソフトウエアに
より）制限される。

図示されていないが、Ｉ／Ｏプロセツサ１０と
チヤネルマルチプレクサ３０の間のインタフエー
スに、チヤネルマルチプレクサからＩ／Ｏプロセ
ツサ１０の専用メモリへの読出し要求および書込
み要求ラインが含まれており、このラインは、、
チヤネルマルチプレクサの制御論理回路が第５
図、第６図および第７図に示されるように（専用
メモリ読出し参照要求、専用メモリ書込み参照要
求等）必要に応じて使用するラインである。ま
た、Ｉ／Ｏプロセツサ１０からのチヤネルマルチ
プレクサに読出しまたは書込み要求の確認信号を
送るためのラインが設けられている。同様に、チ
ヤネルマルチプレクサ３０からＩ／Ｏプロセツサ
１０に専用メモリ参照動作の完了を告げるための
割込みライン（各チヤネルに対して１本）が設け
られている。また、各割込み動作に引き続いて、
Ｉ／Ｏプロセツサ１０は、参照動作に関連する専
用メモリアドレスレジスタを読み出すことにより
該参照動作の適度な完了を確かめ、そのアドレス
が予期された最後の設定アドレスであることを検
査する。

第８図はコントローラユニツト５０〜５３のう
ちいずれか１つの単純化された概略的なブロツク
図である。概略的に前述したように、コントロー
ラユニツト５０〜５３はその主な機能としてチヤ
ネルマルチプレクサ３０と、デイスク駆動ユニツ
ト６０〜６３のそれぞれに対応する64パーセルの
FIFOデスキユー（deskew）バツフアとの間でデ
ータのバツフアリングを行う。１対のバツフア１
６０および１６１は、それぞれ17ビツト×512パ
ーセルの容量であり、書込みまたは読出し機能を
行なつている間それぞれデイスクを進めたりある
いは遅延させたりする。17ビツトのうち16ビツト
は１つのデータワードを構成し、17番目のビツト
は奇数パリテイビツトを構成する。

好適には、データはデイスクとの間で16個のパ
ーセルパケツト（すなわち１パケツトあたり256
データビツト）毎に転送され、該転送は１パケツ
トあたり１回の要求信号により行われる。コント
ローラユニツト５０〜５３の各個は１対のケーブ
ルを介してその対応するデイスク駆動ユニツト６
０〜６３に接続され、該ケーブルはバス・インお
よびバス・アウト情報パスを提供する。デイスク
駆動ユニツトへの書込み動作の場合、チヤネルマ
ルチプレクサ３０からのデータは、入力端子１６
５から受信され、マルチプレクサ入力レジスタ１
６６およびマルチプレクサ１６７を通して、バツ
フア１６０または１６１の一方の入力端子に転送
される。入力データに対する奇数パリテイは、パ
リテイ発生器１７０において発生され、マルチプ
レクサ１７１において多重化された後、転送され
たデータを受信するバツフア１６０または１６１
の他方の入力端子に転送される。駆動ユニツトが
データの受け入れの準備を整えると、書込みデー
タは、バツフア１６０および１６１から出力さ
れ、マルチプレクサ１７３およびデイスク出力レ
ジスタ１７４を介し、出力端子１７２を通してバ
ス・アウトケーブルに出力される。デイスク駆動
ユニツトからの読出し動作の場合、デイスク駆動
ユニツトからのデータは、入力端子１８０を通し
てバス・インケーブルから入力され、、バス・イ
ンレジスタ１８１を介し、さらにマルチプレクサ
１６７を介して（パリテイビツトはマルチプレク
サ１７１を介して）、バツフア１６０および１６
１のいずれか一方に転送される。チヤネルマルチ
プレクサ３０から指令があると、読出しデータ
は、バツフア１６０および１６１から出力され、
出力マルチプレクサ１８２を介し、出力端子１８
３を通してチヤネルマルチプレクサ３０に転送さ
れる。読出しパリテイエラー検出器２０６は、デ
ータパーセルのパリテイを確かめるために、およ
び、チヤネルマルチプレクサ３０に対してパリテ
イが適当か不適当かを示す信号を発生するため
に、設けられており、該検出器はエラーが検出さ
れるとデータ転送を中止させる機能を有する。

チヤネルマルチプレクサ３０に関して前述した
ように、制御パラメータ、例えばセクタ指定用ビ
ツト、はチヤネルマルチプレクサ３０とコントロ
ーラユニツト５０〜５３の間の情報パスを共用す
る。これらのパラメータは、入力端子１６５から
入力され、そしてパラメータレジスタ１８４およ
び１８５に入力される。レジスタ１８４に保持さ
れている制御パラメータは、マルチプレクサ１７
３を通して多重化され、レジスタ１７４を介し、
パリテイ発生器１８６により発生されたパリテイ
ビツトと共に出力端子１７２を通してデイスク駆
動ユニツトのバス・アウトケーブルに出力され
る。次の読出し・書込みパラメータレジスタ１８
５はデイスク駆動ユニツト６０〜６３において使
用可能な「継続」機能を実施するために設けられ
ており、この「継続」機能により次のデイスク駆
動機能を複数セクタの読出しおよび書込み動作に
おいて待ち状態にすることができる。従つて、制
御器ユニツト５０〜５３はＩ／Ｏプロセツサ１０
の割込み動作に頼ることなく、デイスク駆動ユニ
ツト６０〜６３に対して、読出し・書込みパラメ
ータレジスタ１８５に保持されている命令に従つ
て読出しまたは書込み動作を実行するように指令
する。このメカニズムにより、セクタ割込みに対
する応答時間はデイスク駆動装置上のセクタ相互
間のギヤツプ時間ではなく、全体のセクタ時間で
あり、本実施例において使用されているデイスク
駆動装置の場合にはほぼ370マイクロ秒である。
継続機能に関連して、チヤネルマルチプレクサ３
０の制御バツフア１２５に格納されている第２の
専用メモリアドレスは専用メモリのアドレス指定
を行うために使用されるものであり、それにより
チヤネルマルチプレクサ３０およびコントローラ
ユニツトはＩ／Ｏプロセツサ１０に頼ることなく
動作を継続する準備を整える。

デイスク機能コード、例えば読出し、書込み、
ヘツドの選択およびシリンダの選択、は入力端子
１９２または１６５を介してコントローラユニツ
トに送られる。入力端子１６５において受信され
たコードは次の読出し・書込みパラメータレジス
タ１８５を介して転送され、一方、入力端子１９
２において受信されたコードは、レジスタ１９３
および１９４を介し、パラメータレジスタ１８４
および１８５に保持されている対応するパラメー
タに同期して出力端子１７２を通して、デイスク
駆動ユニツトのバス・アウトケーブルを介し、デ
イスク機能入力ラインに転送される。チヤネルマ
ルチプレクサ３０の制御バツフア１２５に格納さ
れているデイスク状態情報は、入力端子１８０、
バス・インレジスタ１８１、デイスク状態ジスタ
１８７、マルチプレクサ１８２および出力端子１
８３を介してコントローラユニツト５０〜５３内
を通過する。

バツフア１６０および１６１に対するアドレス
指定は、論理回路２００〜２０５をアドレス指定
することにより提供される。レジスタ２０１はチ
ヤネルマルチプレクサ３０との間で転送されるデ
ータのためのバツフアアドレスを提供する。レジ
スタ２０４はデイスク駆動ユニツト６０〜６３と
の間で転送されるデータのためのバツフアアドレ
スを提供する。レジスタ２０４は、デイスク駆動
ユニツトとの間で読出しおよび書込みが行われる
各パーセルに同期して加算器２０３により増分さ
れる。レジスタ２０１は、チヤネルマルチプレク
サ３０との間で転送される各パーセルに同期して
加器２００により増分される。マルチプレクサ２
０２および２０５はそれぞれ、レジスタ２０１，
２０４のアドレスをゲート制御してバツフア１６
０，１６１に接続するために設けられている。

動作時、バツフア１６０および１６１はデイス
ク駆動ユニツト６０〜６３とチヤネルマルチプレ
クサ３０の間でデータを転送するために交互に充
満状態および空き状態になる。例えば、デイスク
駆動ユニツトからの読出し動作は、32パケツトの
データ（すなわち512パーセル）によるバツフア
１６０の充満動作と共に始まり、バツフア１６０
のアドレス指定はレジスタ２０４により与えられ
る。いつたんバツフア１６０が満たされると、デ
イスク駆動ユニツトからのデータはバツフア１６
１に指向される。この切換と同時に、バツフア１
６０はアドレスレジスタ２０１の制御の下にその
データのチヤネルマルチプレクサ３０への転送を
開始する。バツフア１６１が充満状態になり、か
つバツフア１６０が空き状態になると、バツフア
１６１の内容はチヤネルマルチプレクサ３０に転
送され、かつバツフア１６０はデイスク駆動ユニ
ツトからのデータにより満たされる。このような
動作は、読出し動作が全部終了するまで継続さ
れ、本実施例においては１２８パケツトのデータ
の転送を伴なう。

書込み動作は、読出し動作と同様に行われる
が、ただチヤネルマルチプレクサ３０からのデー
タによりバツフア１６０を充満させる動作と共に
開始される。通常の状況下においては、チヤネル
マルチプレクサ３０へのデータの配置はデイスク
駆動ユニツトから受信されるデータの速度より高
い速度で行われ、一方、チヤネルマルチプレクサ
３０はデイスク駆動ユニツトへのデータ転送の最
大速度より高い速度でデータを供給する場合もあ
る。従つて、書込み動作においては、コントロー
ラユニツト５０〜５３は必要に応じてチヤネルマ
ルチプレクサ３０からデータを要求して、デイス
ク駆動ユニツトへのデータの転送に歩調を合わせ
る。また、読出し動作においては、コントローラ
ユニツト５０〜５３はデイスク駆動ユニツトから
のデータの受信に歩調を合わせて、チヤネルマル
チプレクサ３０にデータを伝送する。しかしなが
ら、ある状況下においてコントローラユニツト
は、デイスク駆動ユニツトとの間でのデータの転
送に歩調を合わせてチヤネルマルチプレクサ３０
との間でデータの授受を行うことができない場合
がある。そのために、デイスク駆動ユニツトのデ
スキユーバツフアが用いられており、該デスキユ
ーバツフアはバツフア１６０および１６１の空き
動作または充満動作を達成させるための付加的な
時間マージンを提供する。

診断モードビツトレジスタ２０８は、ユーザー
の制御の下にデイスク駆動ユニツト、およびコン
トローラユニツトのバツフア１６０および１６１
に対して強制的（forced）パリテイエラーの余裕
を見ておくために設けられている。

第９図を参照すると、デイスク駆動ユニツト６
０〜６３のうちいずれか１つのデスキユーバツフ
ア装置の単純化された概略的な形態が例示されて
いる。これらのデイスク駆動ユニツトは本発明に
よる装置に用いられる周辺装置を構成する。しか
しながら、理解されるべきことは、本発明がデイ
スク駆動ユニツトを備えた応用例に限定されない
ことである。デスキユーバツフア２５０は、デイ
スク駆動ユニツト６０〜６３の読出しまたは書込
みサイクルにおいて64個の16ビツトパーセルのバ
ツフアリングを行うことができる。例えば、読出
し動作において、データはデイスク２７１，２７
３，２７５および２７７からヘツド２７０，２７
２，２７４および２７６を介してシリアルに読出
され、すなわち最初の４ビツト０〜３はヘツド２
７０を介して、次の４ビツト４〜７はヘツド２７
２を介して、さらに次の４ビツト８〜１１はヘツ
ド２７４を介して、最後の４ビツト１２〜１５は
ヘツド２７６を介して、それぞれ読出される。ま
た、ビツト０，４，８および１２は実質的に同時
にデイスクから読出され、その後でビツト１，
５，９および１３が同様にして読出され、以下同
様にして読出される。４ビツトの各グループは、
それぞのパス２８０，２８１，２８４および２８
６に沿つてパラレルの４ビツトワードとして収集
され、バツフア２５０の入出力端子２５４，２５
６，２５８および２６０にパラレルに入力され、
16ビツトパーセル０〜１５を形成する。すなわ
ち、パーセルは読出し動作が終了するまでデイス
ク２７１，２７３，２７５および２７７からバツ
フア２５０に転送される。しかしながら、読出し
（または書込み）動作においては実質的に均一な
速度でデイスクからバツフア２５０に2048個のパ
ーセルが転送されるので、バツフア２５０は、入
出力端子２５４，２５６，２５８および２６０か
ら入力されたデータと非同期的にFIFO形式で出
力端子２５３を介してコントローラユニツトにデ
ータパーセルを転送する。本実施例においては、
バツフア２５０からのデータ出力信号は制御論理
回路２５１により発生されるクロツク信号に同期
して出力され、これは１度に16パーセルの割合
で、コントローラユニツトからの１回の要求信号
に応答して開始される１回の転送動作において行
われる。従つて、このような転送動作、すなわち
パケツト転送動作、は2048個のパーセル転送すな
わち「レコード」転送を完了するためには128回
必要である。

デイスク駆動ユニツトへの書込み動作は、読出
し動作と同様に遂行されるが、ただ方向は逆であ
る。コントローラユニツト５０〜５３からのデー
タパーセルは、入力端子２５２を介してバツフア
２５０に転送され、バツフアを通してクロツク同
期され、入出力端子２５４，２５６，２５８およ
び２６０に出力され、パス２８０，２８１，２８
４および２８６を通してシリアルに転送され、そ
れぞれのヘツド２７０，２７２，２７４および２
７６を介してデイスク２７１，２７３，２７５お
よび２７７にシリアルに書込まれる。しかしなが
ら、データビツトは第９図に示されている順序と
は逆の順序である。

制御論理回路２５１は、デイスク駆動ユニツト
の各個に設けられており、コントローラユニツト
から信号パス２６３を介して指令およびパラメー
タを受信し、バツフア２５０およびデイスク駆動
ユニツトの他の回路を制御する。さらに、制御論
理回路２５１はパリテイ検出器２６１を介して入
力されるデータのパリテイを監視しており、変更
されたデータは該検出器により放棄される。これ
に関連して、パリテイ発生器２６２はバツフア２
５０からバス・インケーブルに転送される各パー
セルに対応して奇数のパリテイビツトを発生す
る。また、制御論理回路２５１は、デイスク駆動
ユニツトの動作状態を監視しており、該動作状態
を表わす信号を発生し、該信号を信号パス２６４
およびバス・インケーブルを介してコントローラ
ユニツトに転送する。

以上、本発明はその好適な実施例を参照しつつ
記述されているが、特許請求の範囲に規定される
本発明の範囲から逸脱することなく種々の変形を
行うことができることは、当業者にとつて明らか
であろう。

【図面の簡単な説明】

第１図は本発明による周辺インタフエース装置
の好適な一実施例を示す概略的なブロツク図、第
２図は第１図に示される装置におけるチヤネルマ
ルチプレクサの概略的なブロツク図、第３図は第
２図に示されるチヤネルマルチプレクサにおける
データバツフアレジスタを示す図、第４図は第２
図に示されるチヤネルマルチプレクサにおける制
御バツフアレジスタを示す図、第５図〜第７図は
チヤネルマルチプレクサによる読出しおよび書込
み動作を示すタイミング図、第８図は第１図に示
される装置におけるコントローラユニツトの概略
的なブロツク図、第９図は第１図に示される装置
におけるデイスク駆動ユニツトの概略的なブロツ
ク図、である。 １０…Ｉ／／Ｏプロセツサ、１２…DMAポー
ト、１４…DMAチヤネル、１６…制御チヤネ
ル、２０〜２３…サブシステム、２４〜２６…
DMAチヤネル、３０…チヤネルマルチプレク
サ、５０〜５３…コントローラユニツト、６０〜
６３…デイスク駆動ユニツト、１００，１０１…
データバツフア、１０７〜１１０…マルチプレク
サ、１２３…ステータスレジスタ、１２４…アド
レスおよび機能レジスタ、１２５…制御バツフ
ア、１２６…増分器、１３０，１３０…マルチプ
レクサ、１３４…マルチプレクサ、１６０，１６
１…バツフア、１６６…レジスタ、１６７…マル
チプレクサ、１７０…パリテイ発生器、１７１，
１７３…マルチプレクサ、１７４…レジスタ、１
８１…バス・インレジスタ、１８２…マルチプレ
クサ、１８４，１８５…パラメータレジスタ、１
８６…パリテイ発生器、１８７…デイスクステー
タスレジスタ、１９１，１９３，１９４…デイス
ク機能レジスタ、２００…加算器、２０１…レジ
スタ、２０２…マルチプレクサ、２０３…加算
器、２０４…レジスタ、２０５…マルチプレク
サ、２０８…診断モードビツトレジスタ、２５０
…デスキユーバツフア、２５１…制御論理回路、
２６１…パリテイ検出器、２６２…パリテイ発生
器、２７０，２７２，２７４，２７６…ヘツド、
２７１，２７３，２７５，２７７…デイスク。

Claims (1)

1. 【特許請求の範囲】 １ 中央メモリを有する中央プロセツサと複数の
   周辺装置６０〜６３を含むデータ処理システムに
   用いられる周辺インタフエース装置であつて、該
   周辺インタフエース装置は、 入出力プロセツサ１０であつて、データの送信
   および受信用の少なくとも１つのDMAポート１
   ２を有する専用メモリ、および、制御情報の送信
   および受信用の制御チヤネル１６を含むもの、お
   よび、 チヤネルマルチプレクサ３０であつて、前記
   DMAポート１２および前記制御チヤネル１６と
   の間で情報伝達を行い、前記DMAポート１２お
   よび制御チヤネル１６とこれらに対応する複数の
   周辺装置６０〜６３との間にデータの流れ用の複
   数の前記データおよび制御情報用のチヤネルを提
   供するもの、を具備し、 該チヤネルマルチプレクサ３０は、 (a) アドレス・ステータスバツフア１２５であつ
   て専用メモリのアドレスパーセルと周辺装置の
   ステータスパーセルと内部制御装置のステータ
   スパーセルとを保持するための複数のレジスタ
   を含み、該レジスタが機能に関してチヤネルス
   テータスレジスタグループに分割され、該チヤ
   ネルステータスレジスタグループの各個が前記
   チヤネルの各個に対応しているもの、 (b) 第１および第２のマルチプレクサデータバツ
   フア１００，１０１であつて、データパーセル
   を保持するための複数のレジスタを夫々含み、
   該レジスタが各々機能に関しては複数のチヤネ
   ルレジスタグループに分割され、前記チヤネル
   の各個に対応している１つのチヤネルレジスタ
   グループを夫々有するもの、 (c) 第１のマルチプレクサ１２３，１２４，１３
   ０，１３１，１３４であつて、前記制御チヤネ
   ル１６および前記周辺装置６０〜６３との間で
   情報伝達を行い、前記アドレス・ステータスバ
   ツフア１２５との間でやり取りされる、アドレ
   スおよびステータスパーセルと前記制御チヤネ
   ル１６から前記周辺装置６０〜６３への周辺装
   置の制御情報を多重化するもの、 (d) 第２のマルチプレクサ１０７〜１１０であつ
   て、前記DMAポート１２および前記周辺装置
   ６０〜６３との間で情報伝達を行い、該DMA
   ポート１２または該周辺装置６０〜６３との間
   で該データパーセルを転送する前記第１および
   第２のマルチプレクサデータバツフア１００，
   １０１のいずれか一方との間でやり取りされる
   データパーセルを多重化するもの、および、 (e) チヤネルレジスタ制御論理回路であつて、機
   能的に複数組のチヤネルに分割され、該チヤネ
   ルの各組は前記複数のチヤネルの内の１つを通
   してデータの流れを制御し、該チヤネルの組
   は、循環する時分割多重ベースで一度に１組ず
   つ機能的に動作状態になり、それにより前記第
   １および第２のマルチプレクサを制御し、かつ
   前記第１および第２のマルチプレクサバツフア
   に対してアドレス指定を行い、それによつて、
   前記第１または第２のマルチプレクサデータバ
   ツフアの内の１つの中の前記チヤネルレジスタ
   の内の１つを充満状態になるようにし、一方前
   記対応する１組のチヤネルの動作期間中一方の
   前記第１または第２のマルチプレクサデータバ
   ツフアの他方の中の対応するチヤネルデータレ
   ジスタグループが空き状態になるようにし、そ
   れによつて、１つのチヤネルレジスタグループ
   の全パーセルが前記チヤネルレジスタグループ
   と前記入出力プロセツサの専用メモリとの間で
   循環する時分割多重ベースで連続するクロツク
   期間に逐次に転送されるようになつているも
   の、を具備する、 周辺インタフエース装置。 ２ 前記周辺インタフエース装置がさらに複数の
   コントローラ５０〜５３を具備し、該コントロー
   ラの各個は前記周辺装置６０〜６３１つおよび前
   記チヤネルマルチプレクサ３０の前記チヤネルレ
   ジスタグループの１つとの間で情報伝達を行い、 (a) 第１および第２の制御装置データバツフア１
   ６０，１６１であつて、夫々データパーセルを
   保持するための複数のレジスタを含むもの、 (b) データマルチプレクサ１６７，１７１，１７
   ３であつて、前記チヤネルマルチプレクサ３０
   および前記周辺装置６０〜６３の１つとの間で
   情報伝達を行い、該周辺装置６０〜６３の１つ
   または前記チヤネルマルチプレクサ３０との間
   で該データパーセルを転送する前記第１および
   第２の制御装置データバツフアとの間でやり取
   りされるデータパーセルを多重化するもの、お
   よび、 (c) 制御論理回路２００〜２０５であつて、前記
   チヤネルマルチプレクサ３０および前記周辺装
   置６０〜６３の１つとの間で情報伝達を行い、
   それにより前記データマルチプレクサを制御
   し、かつ前記第１および第２の制御装置データ
   バツフアに対してアドレス指定を行い、それに
   よつて前記第１または第２の制御装置データバ
   ツフアの内の１つの前記パーセルの１つが充満
   状態になるようにし、一方前記第１または第２
   の制御装置データバツフアがの他方の対応する
   パーセルが空き状態になるようにし、それによ
   つて前記制御装置データバツフアの内の１つの
   パーセルの１つの転送がｎクロツク期間毎に前
   記チヤネルマルチプレクサのチヤネルグループ
   の内の１つと前記周辺装置の１つとの間で行わ
   れ、前記ｎはチヤネルレジスタグループの数で
   あり、かつ前記チヤネルレジスタグループ内の
   異なるものが連続的クロツク期間においてデー
   タパーセルを受信し送信するようになつている
   もの、 を含む、特許請求の範囲第１項に記載の周辺イン
   タフエース装置。 ３ 前記コントローラ５０〜５３が循環する時分
   割多重ベースで周期的に前記チヤネルマルチプレ
   クサ３０との間で情報伝達を行うように機能的に
   動作状態になり、該チヤネルマルチプレクサ３０
   が該動作状態の情報伝達期間を開始させる、特許
   請求の範囲第２項に記載の周辺インタフエース装
   置。 ４ 予め決められた複数のデータパーセルが前記
   チヤネルマルチプレクサ３０と前記コントローラ
   ５０〜５３の間で各情報伝達期間の間転送され、
   該予め決められた複数のデータパーセルは前記第
   １または第２の制御装置データバツフアに保持さ
   れているデータパーセルの一部である、特許請求
   の範囲第３項に記載の周辺インタフエース装置。 ５ 前記チヤネルマルチプレクサ３０と前記コン
   トローラ５０〜５３の間における情報伝達期間の
   発生する頻度が固定され、それにより、前記第１
   および第２の制御装置データバツフアの一方にお
   ける該チヤネルマルチプレクサ３０からの充満動
   作または該チヤネルマルチプレクサへの空き動作
   が通常、該制御装置データバツフアの他方におけ
   る前記周辺装置の１つからの充満動作または該周
   辺装置の１つへの空き動作の速度より高い速度で
   行われる、特許請求の範囲第４項にに記載の周辺
   インタフエース装置。 ６ 前記周辺装置６０〜６３の１つがストリーム
   状にデータパーセルの送信および受信を行い、該
   ストリームの各個は、予め決められた複数のデー
   タパーセルを有し、前記制御論理回路により発生
   される１回の要求信号に応答して前記コントロー
   ラ５０〜５３と該周辺装置６０〜６３の１つの間
   で転送され、また前記第１および第２の制御装置
   データバツフアが予め決められた複数のストリー
   ムを保持し得る容量を有している、特許請求の範
   囲第５項に記載の周辺インタフエース装置。 ７ 前記制御論理回路が前記第１および第２の制
   御装置データバツフア１６０，１６１を参照する
   ための第１および第２のアドレス指定用制御回路
   ２０１〜２０４を含み、該第１および第２のアド
   レス指定用制御回路はそれぞれ該第１および第２
   の制御装置データバツフアと協働する第１および
   第２のアドレスマルチプレクサ２０２〜２０５を
   介して該制御装置データバツフアのいずれかに多
   重接続され、該アドレス指定用制御回路の一方は
   前記周辺装置の１つとの間で授受が行われるデー
   タパーセルのための参照信号を提供し、該アドレ
   ス指定用制御回路の他方は前記チヤネルマルチプ
   レクサ３０との間で授受が行われるデータパーセ
   ルのための参照信号を提供する、特許請求の範囲
   第２項に記載の周辺インタフエース装置。 ８ データパーセルが前記データマルチプレクサ
   １６７，１７１，１７３と前記周辺装置６０〜６
   ３の１つの間で、該周辺装置の１つから該データ
   マルチプレクサに該データパーセルを伝えるバ
   ス・インパラレルデータパス、および、該データ
   マルチプレクサから該周辺装置の１つに該データ
   パーセルを伝えるバス・アウトパラレルデータパ
   スを介して伝達される、特許請求の範囲第２項に
   記載の周辺インタフエース装置。 ９ 前記データパーセルが前記データマルチプレ
   クサ１６７，１７１，１７３と前記チヤネルマル
   チプレクサ３０の間で、該データマルチプレクサ
   から該チヤネルマルチプレクサに該データパーセ
   ルを伝える出力パラレルデータパス、および、該
   チヤネルマルチプレクサから該データマルチプレ
   クサにデータ情報ユニツトを伝える出力パラレル
   データパスを介して伝達される、特許請求の範囲
   第８項に記載の周辺インタフエース装置。