JPS6113359A - 周辺インターフエイス装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、一般的には、コンビ瓢−夕またはコンビエー
タ関連装置と共に使用される入出力システムの分野に関
し、エリ特定的には、データ処理システムの入出力セク
シ璽ンにおける周辺インタフェース装置に関する。

〔従来の技術、および発明が解決しようとする問題点〕

メインフレームをもつ近代的なデータ処理システムは、
中央処理族［（ＣＰＵ）、該ＣＰＵにより直接アドレス
指定可能な中央メモリ、システムへのデータの入力およ
びシステムからのデータの記録を行う入出力（Ｉｌｏ）
メモリ、および、該Ｉ１０メモリと該中央メ、−ｅすの
間のデータの授受を制御および緩衝するＩ１０処理シス
テムを含む。

この工１０処理システムは、ＣＰＵを直接！１０メそり
を制御することから解放し、データ処理が入出力操作と
同時的に進められることを可能にする。

データ処理と無関係に入出力処理を進めるためＫは、中
央メモリがＩ１０処理システムにより直接アドレス指定
され得ることが必要である。典型的には、直接のアドレ
ス指定は、ダイレクトメモリアクセス（ＤＭＡ　）ポー
トをＣＰＵと分担するととにより、あるいは２つまたは
それ以上のＤＭＡポートを設け、少くとも１つのＤＭＡ
ポートをＩ／Ｑ処理システムの専用とすることにより、
Ｘ１０処理システムにより行われる。しかしながらいず
れの場合においても、中央メモリとの間のＩ１０データ
の授受は、典型的に社わずかに２．３本の、時にはわず
か１本の中央メモリへのアクセス／４スに限定されて行
われる。１本または複数本のノ臂スは効率よく使用され
なけれにならない。さもなければ、データ処理速度は、
複数の周辺メモリに保持されている大容量のライブラリ
において分散されている大容量のデータブロックに対し
迅速な基準値を必要とする大規模なま゛たは高速のデー
タ処理システムにおいては特に、犠牲圧される。従って
、効率的であるためには、Ｉ１０処理システムは、かな
りの数の周辺装置のいずれに対しても、またある特殊な
装置に記憶されている多くの記録のうちいずれの記録に
対しても迅速にアクセス可能であるだけでなく、各記録
に関連したデータを中央メモリとの間で迅速にかつ効率
よズ移動させることがで色なけれにならない。

上述した効率的な！１０処理システムのための必要条件
により、システム設計のある面が考慮される。例えば、
中央メモリのＤＭＡポートは各個の周辺装置との間のデ
ータチャネルを提供するよう多重化されていなければな
らない。これは少くとも２つの異なる技術的手段、すな
わちそれらの組合せにより達成されるもので、一方は、
１個の周辺装置に供される複数の独立したデータ／４１
スおよびこれらのノ母スを多重化してＤＭＡ　ポートに
接続するハードウェアを提供する手段、他方は、２個以
上の周辺装置に供される時分割多重された共用のデータ
／譬スを提供する手段である。

Ｉ１０処理システムはまた、少くともメインフレームの
ＣＰＵに頼らずに特定のＩ１０タスクを実行するに充分
な知能（ｉｎｔｅｌｌｉｇｅｎｅｅ）を備えていなけれ
ばならない。どれだけの量の知能、およびＩ１０処理シ
ステムのどの部分にその知能が備えられているかは、Ｉ
１０処理システムの全体的な複雑性、価格および適応性
にとりて極めて重要な問題である。

従来形のシステムの１つのアプローチにおいては、！１
０知能は１つの個所に集中されており、多重または分配
された制御情報は１つまたはそれ以上の制御チャネルを
介して２個以上の比較的簡単な周辺装置に送られ、この
場合、周辺装置は多重化された知能源と独立してせいぜ
い２，３回の動作を実行できるのみである。従来形の別
のアプローチにおいては、比較的高レベルの知能をもつ
周辺装置を提供しなければならなかった。これは、周辺
装置がいったん命令を受けた場合、ｌ１０１ｆｉ能を果
たす際に１１とんと監視される必要がないように、ある
いは全く監視される必要がないようにするためである。

前者のアプローチは、より高価でかつ精巧な知能のハー
ドウェアを集中化しそれにより過大なシステムのコスト
を低減させるという利点を有しているが、その反面、該
アプローチによって制御される周辺装置の応答時間が制
限され、またその実施が複雑になる。後者のアプローチ
は、もちろん実施に際してはより高価になるが、（多重
化の必要性は減じられ、あるいは除去されるので）設計
上よシ簡単になる。しかしながら、後者のアプローチに
おいては、結果的にＩ１０処理システム内に冗長的資源
が生じる″。

＃１とんどの！１０処理システムに共通する別の一面は
、中央メモリのＤＭＡ　／　−）と周辺装置の間のデー
タバクファリングである。バッファリングはいくつかの
目的を有しており、そのうちの１つは、比較的低速の周
辺装置と比較的高速の中央メモリの間のデータ転送の同
期をとることであり、別の１つは、中央メモリと周辺装
置の間の異なる幅をもつデータイスおよび異なる構成（
すなわち、１６ビツト、３２ビツト等）により必要とさ
れるデータワードの収集または分散を行うことである。

容易に理解されるように、多重化、知能およびノくッフ
ァリングの異なる程度、タイプおよび組合せを用いたＩ
１０処理システムを様々に設計することは可能である。

しかしながら、いずれの場合においても究極的な目的は
、適応性があり、効率的で、扱い易く、信頼性があり、
低コストで、かつ比較的高いｘ１０スルーゾットを維持
することが可能な！１０処理システムを提供することに
ある。

可能性のある多くの例のうち２つは、米国特許第３．４
３２，８１３号の複数の周辺装置の制御用装置（ＡＰＰ
ＡＲＡＴＵＳ　ＦＯＲＣ０ＮＴＲ０Ｌ　ＯＦ　Ａ　ＰＬ
ＵＲＡＬＩＴＹＯＦ　ＰｇＲＩＰＨＫＲＡＬ　ＤＥＶＩ
ＣＥ８　）、および米国特許第３，７２５，８６４号の
入出力制御（ＩＮＰＵＴ　１０ＵＴＰＵＴ　Ｃ０ＮＴＲ
０Ｌ）に見られる。

米国特許第３，４３２，８１３号においては、一般にメ
インチャネルがＣＰＵ　（中央メモリを含む）と、チー
シュニットまたはディスク駆動装置のようないくつかの
Ｉ１０装置を直接制御することができる複数の制御ユニ
ットとの間に介在されている　　−Ｉ１０処理システム
が開示されている。メインチャネルは、それぞれが１対
の制御ユニットに接続される複数のサブチャネルを備え
、該サブチャネルに共通のデータレジスタおよび制御装
置、ならびに実行されるべきＩ１０命令またはユニット
制御ワードを記憶するための専用メモリを含む。４つの
セレクタ・サブチャネルは、「超高速」チーシュニット
のような比較的高速のＩ１０装置とのインタフェース用
に設けられており、１つのマルチプレクサ・サブチャネ
ルは、カード読取９機のような比較的低速の装置とのイ
ンタフェース用に設けられている。セレクタ・サブチャ
ネルの１つの動作はＣＰＵによるＩ１０開始命令の実行
と共に始ｔ９、それＫよりメインチャネルの制御装置は
関連するユニット制御ワードを中央メモリから検索し、
同じものを専用メモリに記憶させる。この時、Ｉ１０命
令を受けているＩ１０装置とインタフェースしている特
定のセレクタ・サブチャネルは、対応する制御ユニット
を介して該Ｉ１０装置とインタロックされる。続いて、
Ｉ　／　Ｏ命令が専用メモリから制御ユニットに転送さ
れ、制御ユニットは選択されたＩ１０装置を該Ｉ１０命
令に応じて制御する。読出し動作において、８ビツト・
バイトはＩ１０装置から検索されてサブチャネルに収集
され、６４ビツト・ワードを形成する。いったんワード
が収集されると、該ワードは迅速に別のレジスタに転送
され、サブチャネルは該ワードを記憶させるために中央
メモリへのアクセス要求を行う７類似しているが逆のプ
ロセスは書込み動作の際用いられる。留意されるべきこ
とは、いったんセレクタ・サブチャネルがＩ１０装置と
インタロックされると、該セレクタ・サブチャネルはＩ
１０動作がすべて完了するまでその状態を維持すること
である。従って、いかなる時点においてもセレクタ・サ
ブチャネルを介して動作可能なＩ１０装置は多くても４
つであり、また各セレクタ・サブチャネルを通してイン
クフェースされている複数のＩ１０装置のうち一度にア
クセス可能な装置は１つだけである。もちろん、これら
２つの限定要素はそれほど好ましいものではない。また
、これら以外にも限定要素があり、例えば、中央メモリ
との間の極めて好適なデータのバースト転送を行うこと
ができない。

しかしながら、米国特許第３，４３２，８１３号におい
ては、マルチプレクサ・サブチャネルはそれに接続され
ているすべての周辺装置を同時に動作可能状態におく。

マルチプレクサ・サブチャネルに接続されている周辺装
置はセレクタ・サブチャネルに接続されている周辺装置
と同様の動作状態に置かれている。しかしながら、いっ
たんＩ１０転送が開始されると、ユニット制御ワードは
サブチャネルから専用メモリに返送され、それによりマ
ルチプレクサ・サブチャネルは、命令された装置がアク
セスを要求するまで他の装置を自由に動作可能状態にお
き、すなわち１バイトのデータを受信または生成するた
めの準備を整える。この時、ユニット制御ワードは再び
サブチャネルに転送され、データバイトは受信または生
成される。アクセス期間の間において、周辺装置から収
集されるべき６４ビツトワードまたは周辺装置への転送
用に分散されるべき６４ビツトワードの部分は専用メモ
リに記憶される。しかしながら、マルチブレフサ・サブ
チャネルの設計は、比較的低速の装置に対しては可能で
あるが、ディスク駆動ユニットのような比較的高速の装
置に対しては明らかに不適当である。

米国特許第３，７２５，８６４号においては、米国特許
第３，４３２，８１３号に記載のシステムと類似のＩ１
０処理システムが開示されており、ただ前者の場合、精
巧に設計されている。例えば、複数の制御ユニット（各
ユニットは異なるチャネルに接続される）と複数のＩ１
０装置の間で切換接続方式が用いられており、それによ
り、Ｉ１０装置の各個がいずれのチャネルからもアクセ
ス可能になっている。これは、もちろん米国特許第３．
４３２，８１．３号に記載のシステムに比べてＩ１０処
理の適応性を改善するものである。米国特許第３．７２
５，８６４号においては、Ｉ１０装置制御ユニットイン
タフェースのシステムが開示されており、ここでは単一
のＩ１０装置が少くとも２つの異なる制御ユニットに選
択的にインタフェース可能となっている。該システムは
また、米国特許第３．４３２，８１３号に開示されてい
るシステムに比べて改善されている。使用可能なチャネ
ルを介しての装置へのアクセスの改善された適応性は別
として、米国特許第３，７２５．８６４号においては、
チャネル制御能力を時間的に多重化するための改善され
たシステムもまた開示されている。すなわち、このシス
テムは、米国特許第３，４３２，８１３号において単一
チャネルを介して複数の低速の周辺装置を動作させるの
に用いられている技術とやや類似している。しかしなが
ら、米国特許第３．７２５，８６４号においてはその技
術は改善されており、２つ以上のチャネルを介して複数
の装置がアクセス可能になっている。例えば、第１のチ
ャネルは第１の周辺装置においてＩ１０動作を開始させ
るのに用いられ、第１の周辺装置のアクセス期間中低の
周辺装置をアクセスするために該第１のチャネルは論理
的に切Ｈｍされ、一方、第２のチャネルはそれが再びア
クセスを必要とする時に第１の周辺装置を制御するのに
用いられる。

従って、米国特許第３．７２５，８６４号に記載のシス
テムにおいては、各周辺装置に対して複数のチャネルア
クセスノ９スを提供することにより周辺装置をアクセス
する際の適応性が増大され、また使用可能なチャネル源
をより有効に使用することができる。しかしながら、米
国特許第 ３．７２５，８６４号に記載のシステムは、種々のチャ
ネル、制御ユニットおよび周辺装置の相互接続、ならび
に具備されている制御ハードウェアの量および複雑さと
いう点に関して、米国特許第３．４３２，８１３号に記
載のシステムよりはるかに複雑である。

また、米国特許第３，７２５，８６４号に記載のシステ
ムにおいては、利用可能なＩ１０スループットポテンシ
ャルを最大限に活かすという点、および、任意のＩ１０
周辺装置におけるデータの取出しまたは記憶のために短
い応答時間を保証するという点に関して、データの取扱
いの最適化に対する注意がそれほど払われていない。

本発明の目的は、ハードウェアを最大限に活かすと共に
すべての周辺装置が実質的に同じ時間量においてアクセ
スされることを保証し、それによりいずれの周辺装置も
使用可能なＩ１０チャネルを占有しないようにする、ス
イッチレスの周辺インタフェース装置を提供することに
ある。本発明によれば、１１０容量は、すべての周辺装
置が特定の動作条件の下で実質的に最大容量でデータを
同時に転送できるように与えられており、従って最大の
スループットは、具備されている周辺装置の数により主
として制限され、使用可能なＩ１０チャネル源により制
限されることはない。さらに本発明によれば、バッファ
リングの必要性は、周辺装置の記憶媒体とメインフレー
ムのＣＰＵの間に分散配置される３段以上の同期化され
たバッファにより、および、システムのある構成要素に
おいてバッファを対構成にすることにより、最小限に維
持される。さらに、本発明による周辺インタフェース装
置においては、該装置の実質上すべての構成要素におい
て知能のある（　ｉｎｔ・１１１ｇ＠ｎｔ）制御論理回
路が用いられており、この知能は高度に調和した効率的
な態様で動作するよう同期化されている。

〔問題点を解決するための手段〕

本発明によれば、中央メモリを有する中央プロセッサと
複数の周辺装置を含むデータ処理システムに用いられる
周辺インタフェース族−であって、該周辺インタフェー
ス装置は、 Ｉ　／　０７’ロセツサであって、データの送信および
受信用のＤＭＡ　／　−）を有する専用メモリ、および
、制御情報の送信および受信用のアキームレータを含む
もの、および、 チャネルマルチプレクサであって、該ＤＭＡポートおよ
び該アキームレータとの間で情報伝達を行い、該ＤＭＡ
ポートおよびアキュムレータとこれらに対応する複数の
周辺装置との間に複数の前記データおよび制御情報用の
チャネルを提供するもの、を具備し、前記チャネルマル
チプレクサは、（＆）　　アドレス・ステータスバッフ
ァであって、専用メモリのアドレスパーセルまたは周辺
装置のｘテータスノＪ？−セルを保持するための複数の
レジスタを含み、該レジスタは機能に関してはグループ
毎に分割され、該グループの各個は前記チャネルの各個
に対応しているもの、 （ｂ）　　第１および第２のデータバッファであって、
該デーｆｉＡッファの各個はデータパーセルを保持する
ための複数のレジスタを含み、該レジスタは機能に関し
てはグループ毎に分割され、該グループの各個は前記チ
ャネルの各個に対応しているもの、 （ｅ）第１のマルチプレクサであって、前記アキュムレ
ータおよび前記周辺装置との間で情報伝達を行い、前記
アドレス・ステータスバッファとの間でアドレスおよび
ステータス／４−セルを多重化し、かつ、該アキュムレ
ータからの周辺装置の制御情報を該周辺装置に転送する
もの、 （ｄ）第２のマルチプレクサであつて、前記ＤＭＡポー
トおよび前記周辺装置との間で情報伝達を行い、前記第
１および第２のデータバッファのいずれか一方との間で
データパーセルを多重化し、該ＤＭＡポートまたは該周
辺装置との間で該データパーセルを転送するもの、およ
び、 （ｅ）　　制御論理回路であって、機能的に複数組のチ
ャネル論理回路に分割され、該チャネル論理回路の各組
は対応するチャネルを通してデータの流れを制御し、該
各組は、循環する時分割多重べ−スで一度Ｅ１組ずつ機
能的に動作状態になり、それにより前記第１および第２
のマルチプレクサを制御し、かつ前記バッファに対して
アドレス指定を行い、該バッファは、前記第１および第
２のデータバッファの対応スるレジスタのチャネルグル
ープのうち異なるチャネルグループが交互に充満状態お
よび空き状態になるようにし、それにより、１組のチャ
ネル論理回路の動作期間中一方一のチャネルデータバッ
ファグループが充満状態になりつつあるようにし、かつ
対応する他方のチャネルデータバッファグループが空き
状態になりつつあるようにし、該充満および空き状態に
するための動作は前記専用メモリのＤＭＡｙｊ？−）と
前記周辺装置の１つとの間で行われ、また前記バッファ
は前記アキュムレータおよび周辺装置が前記アドレス・
ステータスバッファを参照するようにさせるもの。

を具備する、 周辺インタフェース装置が提供される。

また本発明によれは、前記周辺インタフェース装置はさ
らに複数のコントローラを具備し、該コントローラの各
個は前記周辺装置の１つおよび前記チャネルマルチプレ
クサ手段との間で情報伝達を行い、以下のもの、すなわ
ち、 （ｅ）　　第１および第２のデータバッファであって、
該データバッファの各個がデータパーセルを保持するた
めの複数のレジスタを含むもの、 （ｂ）　　データマルチブレフサであって、前記チャネ
ルマルチプレクサおよび前記周辺装置の１つとの間で情
報伝達を行い、前記第１および第２のデータバッファと
の間でデータツヤ−セルを多重化し、該周辺装置の１つ
または該チャネルマルチプレクサとの間で該データパー
セルを転送するもの、および、 （ｃ）　　制御論理回路でｈｖて、前記チャネルマルチ
プレクサおよび前記周辺装置の１つとの間で情報伝達を
行い、それにより前記データマルチブレフサを制御し、
かつ前記バッファに対してアドレス指定を行い、該バッ
ファは前記第１および第２のデータバッファが交互に空
き状態および充満状態になるようにし、それにより、一
方のデータバッファが充満状態になりつつあるようにし
、かつ他方のデータバッファが空き状態になりつつある
ようにし、該充満および空き状態にするための動作は前
記チャネルマルチプレクサと前記周辺装置の１つとの間
で行われるもの、 を含む。

さらに本発明によれば前記コントローラは循環する時分
割多重ベースで周期的に前記チャネルマルチプレクサと
の間で情報伝達を行うように機能的に動作状態になり、
該チャネルマルチプレクサは該動作状懇の情報伝達期間
を開始させる。

さらに本発明によれば、予め決められた複数のデータ・
ぐ−セルが前記チャネルマルチプレクサと前記コントロ
ーラの間で各情報伝達期間の間転送され、該予め決めら
れた複数のデータパーセルは前記第１または第２のデー
タバッファに保持されているデータパーセルの一部であ
る。

さらに本発明によれば、前記チャネルマルチプレクサと
前記コントローラの間における情報伝達期間の発生する
周波数は固定され、それにより、前記第１および第２の
データバッファの一方における該チャネルマルチプレク
サからの充満動作まｆｃ社該チャネルマルチゾレクサへ
の空き動作紘通常、該データバッファの他方における前
記周辺装置の１つからの充満動作または該周辺装置の１
つへの空き動作の速度より高い速度で行われる。

さらに本発明によれば、前記周辺装置の１つはストリー
ム状にデータパーセルの送信および受信を行い、該スト
リームの各個は、予め決められた複数のデータパーセル
を有し、前記制御論理回路により発生される１回の要求
信号に応答して前記コントローラと該周辺装置の１つの
間で転送され、また前記第１および第２のｒ−タバッフ
ァは予め決められた複数のストリームを保持し得る容量
を有している。

さらに本発明によれば、前記制御論理回路は前記第１お
よび第２のデータバッファを参照するための第１および
第２のアドレス指定用制御回路を含み、該第１および第
２のアドレス指定用制御回路はそれぞれ該第１および第
２のデータバッファと協働する第１および第２のアドレ
スマルチブレフサを介して該バッファのいずれかに多重
接続され、該アドレス指定用制御回路の一方は前記周辺
装置の１つとの間で授受が行われるデータパーセルのだ
めの参照信号を提供し、該アドレス指定用制御回路の他
方は前記チャネルマルチプレクサ手段との間で授受が行
われるデータパーセルのための参照信号を提供する。

さらに本発明によれば、データパーセルは前記データマ
ルチプレクサと前記周辺装置の１つの間で、該周辺装置
の１つから該データマルチプレクサに該データパーセル
を伝えるバス・イン／’Ｐラレルデータノ々ス、および
、該データマルチプレクサから該周辺装置の１つに該デ
ータパーセルを伝えるバス・アウトノψラレルデータパ
スを介して伝達される。

さらに本発明によれば、前記データ７４−セルは前記デ
ータマルチプレクサと前記チャネルマルチプレクサの間
で、該データマルチプレクサから該チャネルマルチプレ
クサに該データ・や−セ、ルを伝える出力パラレルデー
タバス、および、該チャネルマルチプレクサから該デー
タマルチプレクサにデータ情報ユニットを伝える出力ノ
クラレルデータ・譬スを介して伝達される。

さらに本発明の別の形態によれば、中央メ・モリを有す
る中央プロセッサと複数の周辺装置を含むデータ処理シ
ステムに用いられる周辺インタフェース装置であって、 ｌ１０ｆロセツサであって、前記中央プロセッサとの間
で情報伝達を行い、データの送信および受信用のＤＭＡ
ポートを有する専用メモリ、および、制御情報の送信お
よび受信用のアキュムレータを含むもの、 チャネルマルチプレクサであって、該ＤＭＡポートおよ
び該アキュムレータとの間で情報伝達を行い、循環する
時分割多重ベースで該ＤＭＡポートおよびアキュムレー
タとの間で前記データおよび制御情報を移動させるため
の複数のチャネルを提供し、 該チャネルマルチプレクサは制御情報バッファおよび１
対のマルチプレクサデータバッファを含み、該バッファ
の各個は機能に関してはグループ毎に分割され、各バッ
ファにおける１つのグループは複数のチャネルのうち特
定の１チャネルに対応する制御またはデータ情報の移動
用として割り当てられ、さらに該チャネルマルチプレク
サは該１対のマルチプレクサデータバッファにおける対
応する１対のチャネルグループのレジスタを動作させる
ためのチャネルマルチプレクサ制御手段を含み、該チャ
ネルマルチプレクサ制御手段により該１対のチャネルグ
ループのレジスタの一方は第１の予め決められた数のデ
ータパーセルにより充満状態になり、かつ該１対のチャ
ネルグループのレジスタの他方は第１の予め決められた
数のデータパーセルにより空き状態になり、該充満およ
び空き状態にするだめの動作は前記ｌ１０ｆロセツサの
ＤＭＡポートと前記周辺装置の１つとの間で行われ、ま
た前記チャネルマルチプレクサ制御手段は前記制御情報
バッファを動作させ、それにより該周辺装置の１つおよ
び前記アキュムレータは該制御情報バッファのグループ
と協働するチャネルが動作している期間中該グループの
１つを参照するようになりているもの、および、 複数゛のコントａ−ラであって、該コントローラの各個
は前記チャネルマルチプレクサ手段の１つおよび前記周
辺装置の１つとの間で情報伝達を行い、 該コントローラの各個は第１および第２のコントローラ
データバッファを含み、該コントローラデータバッファ
の各個は第２の予め決められた数のデータパーセルを保
持し得る容量を有し、該第２の予め決められた数は前記
第１の予め決められた数の倍数に等しいものであり、さ
らに該コントローラの各個は該第１および第２のコント
ローラデータバッファとの間でｒ−タノ譬−セルを多重
化・するための′コントローラアルチプレクサを含み、
それにより該コントローラデータバッファの一方は充満
状態になり、かつ該コントローラデータバッファの他方
は空き状態になり、該充満および空き状態にするための
動作は前記チャネルマルチグレクテの１つのチャネルと
前記周辺装置の１つとの間で行われるようになりている
もの、を具備する周辺インタフェース装置が提供される
。

鳳下余白 〔実施例〕 本発明による周辺インタフェース装置の好適な実施例の
概略的な外観がプ四ツク図の形態をもって第１図に例示
される。！１０（入出力）ｆｏセッサト０は、ＲＡＭ（
等速呼比し記憶装置）を有し、ＣＰＵ（図示せず）に代
わっである入出力タスク、例えに参照番号６０〜６３に
よシ示されるディスク駆動ユニットとの間のデータの読
出しおよび書込み、を実行するために設けられている。

Ｉ１０プロセッサ１０のＲＡＭ（以下専用メモリと称す
る）は、ＤＭＡ（ダイレクト・メモリ・アクセス）ｆ−
ト１２の１つによ、ｊＤＭＡチャネル１４を介してチャ
ネルマルチプレクサ３０に接続され、さらにチャネルマ
ルチプレクサ３０は、参照番号５０〜５３によシ示され
るコントローラユニットを介してそれぞれのディスク駆
動ユニット６０〜６３に接続される。また、アキュムレ
ータチャネル１６は、Ｉ１０プロセッサ１０のアキ、ム
レータレジスタからチャネルマルチプレクサ３０に命令
、指令、ノ々ラメータ等を伝達するために設けら、れて
いる。

チャネルマルチプレクサ３０、コン）ａ−ラユニット５
０〜５３およびディスク駆動ユニット６０〜６３によ〕
サブシステム２０が構成される。

第１図に示されるように、Ｉ１０！ロセッサ１０は４つ
のサブシステムとインタフェースされている。

サブシステム２１，２２および２３は、それぞれのＤＭ
Ａチャネル２４．２５；２６、およびアキ。

ムレータチャネル１６を介してＩ１０プロセッサ１０と
インタフェースされておル、アキュムレータチャネル１
６はそれぞれのチャネルマルチプレクサに並列に接続さ
れている。

好適には１１０ｆｃ１セツサ１０は、データが周辺装置
とＣＰＵの間を通過する時に専用メモリ（好適には高速
のバイポーラ設計による）を介して該データを極めて高
速度で転送することができる高速の１６ビツト多目的形
コンピユータである。メインフレームとの間のすべての
通信、例え社ディスクおよびテープへの要求あるいは端
末機器との通信、は好適には「マスター」Ｉ／９プ四七
、す（図示せず）によシ取シ扱われ、このマスター１７
０プロセ、すは、ｌ１０７’Ｅｌセ、す１０の制御によ
る周辺装置への要求が含まれるような場合にｌ１０７”
ロセッサ１０と共働する。これも図示されないが。

１００Ｍバイト／秒のチャネルを介して中央メモリとの
間でデータの授受を行う比較的大容量のバッファメモリ
を、Ｉ１０プロセッサ１０およびマスター１７ＯｆＨセ
ツサと共に用いることが望ましい。

動作時において、Ｉ１０プロセ、す１０はメインフレー
ムの中央メモリとこのパックアメモリの間のチャネルを
介してのデータの移動を制御する。読出しおよび書込み
動作時において、Ｉ１０プロセッサ１０は、専用メモリ
とバックアメモリの間でデータを転送し、また専用メモ
リと周辺装置、例えはディスク駆動ユニット６０〜６３
、との間でＤＭＡチャネルを介してデータを転送する。

しかしながら理解さ°れるべきことは、上述したＩ１０
プロセ、すおよび記憶装置のシステムは好適ではあるが
、本発明の本質を成すものではないというヒとである。

概念的には、チャネルマルチプレクサ３０は４つのハー
ドウェアチャネルθ〜３に分離されておシ、各チャネル
はＩ１０プロセ、す１ｏと、対応するコントローラユニ
ット５０〜５３およびディスク駆動ユニット６０〜６３
との間でデータ、命令および関連する／？ラメータを伝
送する。従って、概念的な例示として、４つのマルチル
クサチャネル０〜３が個々に示、され、またチャネルマ
ルチプレクサ３０とコントローラユニット５０〜５３の
間にインタフェースパス４０〜４３が示される。

しかしながら、以下において示されるように、実際上１
つの情報ノ母スがコントローラユニット５０〜５３によ
シ共用され、該コントローラユニットはチャネルマルチ
プレクサ３０へのアクセス、そして！１０プロセッサ１
０へのアクセスによシ時分割多重された形態を有して設
けられる。

コントローラ二二ッ）５０〜５３はディスク駆動ユニ、
トロ０〜６３のそれぞれにインタフェースノ４ス５５〜
５８のそれぞれを介して接続されている。コントローラ
ユニット５０〜５３の主な機能は、チャネルマルチプレ
クサ３０と、対応するディスク駆動具゛−ｙ）６０〜６
３の１つの中の６４ノ母−セル（ｐａｒｃｅｌ　）のＦ
ＩＦＯ７”ｘキュー（ｔ＠ｓｋ＠ｖ　）バッファとの間
のデータのバッファリングを行うことである。データの
バッファリングを行うためにコントローラユニット５０
〜５３の各個は１対のパーセルバッファを含んでおシ、
該／ｆ−セルバッファは書込みおよび読出し動作中はそ
れぞれディスクを進めたｂｓるいは遅延させたシする。

データは対応するディスク駆動ユニットのデスキューバ
ッファとの間で複数７４−セルずつ転送される。理解さ
れるべきことは、本明細書において用語「ノ臂−セル」
が、用語「ワード」と等測的な意味を有しておシ、また
予め決められた数のデータビットからなる並列した１グ
ルーグを示すことである＠ ディスク駆動ユニット６０〜６３の各個は内部の読出し
および書込み動作、例えばディスクとの間の読出しおよ
び書込み動作、のタイミング用の独立した制御装置を含
む。従って、インタフェース／臂ス５５〜５彰査通して
時間にのみ依存する動作はデータおよびΔラメータ（例
えに機能）の実際の転送である。書込みモードにおいて
、ディスク駆動ユニット６０〜６３のデスキューバッフ
ァは、対応するコントローラユニット５０〜５３からデ
ータを受信し、そしてそのデータをディスク上に記憶さ
せるために内部クロックと同期させて転送する。同様に
、読出しモードにおいて、データは内部クロ、りによシ
ディスクから読出されてデスキューバッファに送られ、
さらにデスキューバッファからコントローラユニットに
転送される。

概略的に上述した本発明嬬よる装置が第２図の参照と共
に以下詳細に記載される。第２図はサブシステム２０〜
２３のチャネルマルチプレクサ３０を単純化されたブｑ
ツク図の形態で示す。上述したように、チャネルマルチ
プレクサ３０の基本的機能はＩ１０プロセッサのＤＭＡ
ポートと４つのコントローラユニット５０〜５３の間て
データを多重化することである。チャネルマルチプレク
サ３０は、専用メモリとコントローラユニットの間でデ
ータのバッファリングを行うと共に、１対の専用メモリ
アドレス、１対のステータスレジスタ、使用中および使
用済フラグを処理し、コントローラユニット５０〜５３
の各個に対応して割込みを行う。

２つのデータバッファ１００および１０１はそレソれ、
ｌ１０ｆａセツサ１０の専用メモリとの間でデータを転
送するための４つのチャネルのすべてに共用されている
。各個のバッファ１００および１０１は、例えば各個の
バッファのチャネル０に関して示されているように、チ
ャネルＯ〜３（すなわちＩ１０プロセッサ１０とコン）
Ｈ−ラユニットの間の情報ノリ→のそれぞれに対応して
４パーセルのデータを保持している。

ｌ１０７’ｌ：ｌセッサ１０の専用メモリアドレスおよ
び機能情報は、アキュムレータチャネル１６から入力端
子１０４を介して入力され、レジスタ１２４を通して緩
衝され、そしてマルチプレクサ１３４を介して制御バッ
ファ１２５に入力される（アドレス情報）か、または出
力端子１１２に送られる（コントルーラユニット駆動機
能情報）。専用メモリアドレスは、以下詳細に説明され
るように、必要に応じて！１０プ四セッサの専用メモリ
アドレスレジスタに多重化されて出力される。同様に、
コントルーラユニット５０〜５３から送られてきた駆動
状態パラメータは、入力端子１０５を介して入力され、
レジスタ１２３を通して緩衝され、そして制御バッファ
１２５に記憶される。該駆動状態ノクラメータは、要求
があル次第、マルチプレクサ１３１および出力端子１３
３を介してＩ１０プロセッサ１０のアキュムレータチャ
ネル１６に出力される。

制御論理回路は、以下詳細に記載されるように、異なる
ディスクに対して同時に読出しおよび畳込み動作を提供
する。チャネルマルチプレクサ３０に対応する制御論理
回路は機能的に４組の論理回路に分割されておシ、各組
は４つのチャネルθ〜３のそれぞれに対応する。４組の
論理回路は該チャネル間でデータを多重化するために同
期化される。チャネルマルチプレクサを介して４つのコ
ントローラユニット５０〜５３の同期をとることによシ
、各コントローラユニットは１１０ｆａセツサ１０との
間でＤＭＡチャネルを時分割使用することができる。

第２図に示されるように、バッファ１００゜１０１およ
び１２５は４つの記憶領域に区分けされておシ、各領域
は１組の論理回路によ多制御される１つのチャネルに対
応している。第３図にさらに詳細に示されるように、バ
ッフ７１００および１０１の各個は１６個のレジスタ（
４個／チャネル）を含み％θ〜１５で示される各レジス
タは１６ビツトのデータパーセルを保持している。制御
バッファ１２５の構成は第４図にさらに詳細に示される
。制御バッフ７１２５はθ〜１５で示される１６個のレ
ジスタ（４個／チャネル）を含み、１チャネルに対して
２つの専用メモリアドレスパーセル０および１、内部（
コントローラ）ステータス／４−セル、および外部（デ
ィスク）ステータス／４’−セルが保持されている。

チャネルマルチプレクサ３０と専用メモリの間でデータ
は、各グループがただ１つのチャネルと関連している４
つのパーセルからなる該グループ毎に転送され、それに
よシ、各転送が行われる毎にバッファ１００または１０
１において特定のチャネルに割）当てられた４つのレジ
スタは完全な充満状態または完全な空き状態になる。例
えに。

バッファ１００から専用メモリへのチャネル０に対応す
るパーセルの転送において、そのチャネルのレジスタに
保持されている４つのパーセルθ〜３は、；クツファ１
００からシリアルに取シ出され、マルチプレクサ１１０
を介し、出力臨子１１１に出力され、ＤＭＡチャネル１
４を通して専用メモリに転送される。そして５例えは専
用メモリからバッファ１０１へのチャネル３に対応する
ノ４−セルの転送において、データパーセルは、ＤＭＡ
チャネル１４を通して入力端子１０６からシリアルに入
力され、マルチプレクサ１０７を介し、チャネル３に関
連する４つのｐ４−セルレジスタに記憶される０ しかしながら、チャネルマルチプレクサ３０とコントロ
ーラユニットの間でパーセルは、時間的に多重化された
スキャナベースで転送され；せいぜい１チャネルにつき
４つのクロックピリオド毎に１つの／ｆ−セルが転送さ
れる。従って、例えばバッファ１００においてチャネル
００４つのパーセルレジスタを満たすためには、少くと
も１４個のクロックピリオドが必要である。ただし、マ
ルチプレクサが１ノ臂−セルとそのパーセルの記憶領域
をノ千−セルレジスタに要求するり四ツクピリオドから
１個分のクロックピリオドだけ遅延があるものとする。

館５図に示されるタイミング図は、実１問題として普通
ではないが４つのチャネルから同時にマルチプレクサが
読出しを行う板台の動作を例示している。

力お、第５図において、（１）はスキャナシーケンス（
自然循環）、（２）はコントローラユニットからのデー
タの格納＊（２−１）は４つのコントローラユニット・
からのバッファ１ｏｏの充満動作。

（２−２）は４つのコントローラユニットからのバッフ
ァ１０１の充満動作ｔ　（２−３）はパッ７ァ１００の
再度の充満動作の開始、（３−１）は制御バッファレジ
スタからのアドレス要求、（３−２）は速やかに受は入
れられたアドレス要求。

（３−３）は専用メモリ書込み参照要求（変更自在に受
は入れられる要求）、（３−４）は参照要求を行うラッ
チチャネル番号ｔ（ａ−Ｓ）はデータバッファをアドレ
ス指定するための２．チチャネル番号、（３−６）はデ
ータバッファから専用メモリへの出力データ、　（４−
１）は４つの分離した専用メモリバッファへのバッファ
１００の空き動作、（４−２）は４つの分離した専用メ
モリバッファへのバッファ１０１の空き動作の開始、を
示す。チャネルマルチプレクサ３０はスキャナを含み、
該スキャナはそれ自身と、入力端子１０５および出力端
子１１２を共用する４つのコントロー２エニ、トとの間
における多重化データおよび機能バーセルのためのθ〜
３のスキャナシーケンスを提供する。従ってスキャナ信
号は、マルチプレクサとインタフェースされているコン
トローラユニットの各個に供給され、コントローラユニ
。

トに対し該コントローラユニットがいかなるクロックピ
リオドの時に情報／ｆ−セルを送信または受信してよい
かを指示する。第５図に示される例（バッファは最初空
き状態とする）においては、クロックピリオドＮとＮ＋
１６の間で、バッファ１０′０は１６個のデータパーセ
ル（各コントローラユニットから４個）によシ満たされ
ている。例えば、りｐツクぎリオドＮの時にスキャナは
コントローラユニット５０に信号を送ってデータツヤ−
セルを生成させ、クロックピリオドＮ＋１の時に第１の
データノ母−セルは、コントローラユニット５０から入
力端子１０５およびマルチプレクサ１０８を介して、バ
ッファ１００のチャネル０に対応するバーセルグループ
に記憶される。従って、クロックピリオドＮ＋１３の時
にバッファ１００のチャネルＯに対応する４つのバーセ
ルレジスタは充満状態となシ、チャネル１についてはピ
リオドＮ＋１４の時に、チャネル２についてはピリオド
Ｎ＋１５の時に、チャネル３についてはピリオドＮ＋１
６の時に、それぞれの４つのレジスタが充満される。

ある１つのチャネルのパーセルグループが一方のバッフ
ァ、例えにこの例ではバッファ１００゜において充満さ
れると直ちに、他方のバッファの他のチャネルのパーセ
ルグループは空き状態ならば充満される。例えＦｉ第５
図に示される例においては、りｐツクピリオドＮ＋１７
の時にバッファ１０１のパーセルグループへの充満が始
ｉりておシ、またこの時点においてバッファ１０００４
つのチャネルに対応するパーセルグループはすべて充満
状態となっている。

ある特定のパーセルグループが充満されると、マルチプ
レクサはできるだけ速やかにその／４−セルを専用メモ
リに転送しようとする。例えは第５図に示される例にお
いては、バッフ７１００のチャネル０に対応するノｆ−
セルグループを専用メモリに転送する過程はりｖｘｙク
ビリオドＮ＋１５の時に始まシ、これは、ピリオドＮ＋
１４におけるスキャナジ−タンススロット「２」に同期
して応答している。専用メモリへの転送動作の同期化に
際してのこれら２つのクロックピリオドの「オフセット
」は専用メモリへのすべての転送動作に対して尚てはま
シ、また、バッファにおいである特定のチャネルに関連
するバーセルが完全な空き状態または充満状態になると
直ちに専用メモリへの転送が開始されるように該オフセ
ットは設けられている。

あるバッファに対しであるチャネルのパーセルグループ
を空き状態にする過程は、例えはバッファ１００のチャ
ネル０に関して示されているように、クロックピリオド
Ｎ＋１５の時に始ｔ＃）、該過程は制御バッファ１２５
のレジスタへの専用メモリアドレス要求を伴なう。第５
図に示される例においては、このアドレス要求はクロ、
クピリオドＮ＋１６の時に速やかに受は入れられておシ
、それによシ専用メモリアドレスは、クロックピリオド
Ｎ＋１７の時たマルチプレクサ１３０を通して多重化さ
れ、専用メモリアドレスレジスタに出力されるべく出力
端子１３２に出力される。同時に、専用メモリ書込み参
照要求が呈示され、該要求は、動作に対応した専用メモ
リの利用度に応じて変更自在に受は入れられる。また、
この要求は速やかに受は入れられ、それによルデータは
、ピリオドＮ＋１９の時に始まる４つの連続したピリオ
ドにおいてバッファ１００のチャネル０に対応するパー
セルグループから専用メモリに転送される。すなわち、
ピリオドＮ＋１９からＮ＋２２において４つの１６ビツ
トデータからなるパーセルはバッファ１００のチャネル
０に対応するノ母−セルグルーグから専用メモリに転送
される。専用メモリ番込み参照要求が受は入れられると
、対応する専用メモリアドレスは増分器（ｉｎｃｒｅｍ
ｅｎｔｏｒ）１２６およびマルチプレクサ１３４を介し
て増分される。従って、専用メモリアドレスは必要に応
じて次の専用メモリ書込み参照要求のために歩進される
ととになる。この動作は、後で説明されるように、専用
メモリからバッファへのパーセル転送の場合においても
同様である。

第５図に示されるように、バッファ１００のチャネル１
に対応するノ臂−セルグループを空き状態ル０からのパ
ーセル転送の終了に先立って開始されている。すなわち
、りａｙクピリオドＮ＋２０の時に専用メモリ転送論理
回路は、クロックピリオドＮ＋１９におけるスキャナス
ロット「３」に同期して、チャネル１に対応するパーセ
ルグループが充満状態にあシしかも転送過程を開始して
もよいことを検知する。これらの動作が本質的に一部重
なりているために、論理回路内に１対のラッチ回路が設
けられる。論理回路は該ラッチ回路によシ、新しいチャ
ネルがアクセスされている一方でまだ終了していない動
作に関連するチャネルの番号を「記憶」する。それによ
）、バッファ１００および１０１の正しいチャネル領域
へのパーセル転送および正しいチャネル領域からの２４
−セル転送が行われる。両方のバッファは同時に動作状
態にあシ、すなわち一方がデータを読出し他方がそのデ
ータを記憶しているので、ラッチ回路の最終段階は各バ
ッファに対して１つのデータを提供するようコピーされ
、それによシ各バッファはひとまとめにされたチャネル
番号にアクセスすることができる。すなわち、メモリへ
の参照を要求するチャネル番号は、８５図に示される例
においてはクロックピリオドＮ＋１６の時（メモリ参照
要求が呈示される時）に第１のラッチ回路に保持され、
そしてそのチャネル番号は、クロックピリオドＮ＋１７
の時に第２のラッチ回路に送られ、データバッファをア
ドレス指定するために読出される。

追加的ナアドレス指定はグループ内のａａなパーセルθ
〜３を指定するために提供される。

最大のＤＭＡメモリ参照レートは６個のクロックピリオ
ドに対して１回の参照のレートであるため、次のメそり
参照は、１つのメモリ参照要求が受は入れられた徒歩く
とも２個のクロックピリオドの間は行われない。これは
、例えば第５図において、チャネルｌに対してはクロッ
クピリオドＮ＋２４の時、またチャネル３に対してはク
ロ、クピーリオドＮ＋３１の時の要求受は入れの後に続
く一連の過程に関して示されているとお如である。すな
わち、いったん要求が受は入れられると、４個の１６ビ
、トからなるパーセルは次の５個のり四ツクピリオドの
時間内に転送される。従って、クロックピリオドがＴで
あシ、かつ最大のメモリ参照レートが６Ｔに対して１回
のレートである場合には、１チャネル当シのＩ１０レー
トは１６ビツトデータΔ−セルに対して１秒当４７１６
／６Ｔビットに近づく。

クロ、クビリオドＮ＋３２において、バッファ１０１は
完全に充満されているが、バッフ　７１００は専用メモ
リへの転送をまだ終了していない。従りて、り鴛ツクｆ
リオドＮ＋３２からＮ＋４１まｆｏ間は、コントローラ
ユニットからのパーセルの受は入れは行われていない。

これは、バッファに対する専用メモリの動作によシ該バ
ッファに対応するアドレス指定論理回路が占有され、そ
れにより他のバッファ動作のすべてが保留されるからで
ある。しかしながら、クロックピリオドＮ＋４２の時に
、１個のツク−セルがコントローラユニット５２から受
は入れられ、バッフ７．１００のチャネル２に対応する
グループに格納される。この時点から以後、バッフ７１
００は前述した同じ態様で充満される。ただし、第５図
に示される例においては、バッファに格納される最後の
２個の／臂−セルはそれぞれコントローラユニット５０
．５１から転送されることになる。

バッファ１００が専用メモリへの転送を終了するやいな
やバッファ１００が再びデータの充満を開始する丁度そ
の時に、バッファ１０１は、該バッファ１０１の少くと
も１チャネルのグループが充満されているならば、バッ
ファ１００が空き状態になると直ちに専用メモリへの転
送を開始する。

すなわち、クロ、クビリオドＮ＋３９の時に、バッファ
１０１のチャネル０を空き状態にする過程が開始されて
いる。

従りて、第５図に示される例から明らかなように、４つ
のチャネルからのマルチプレクサの読出し動作は、コン
トローラユニットからの一方のバッファへのデータの転
送、他方のバッファが充満状態にある時の該一方のバッ
ファからの専用メモリへのデータの転送等からなりてい
る。

第６図に示されるタイミング図は、４つのチャネルのす
べてに対してマルチプレクサが同期をとって書込みを行
う場合の動作を例示している。

なお、第６図において、（１）はスキャナシーケンス（
自然循３ｍ）、（２）はコントローラユニットへのデー
タ転送、（２−１）は４つのコントローラユニットへの
Δソファ１００の空き動ｆＬ（２−２）は４つのコント
ローラユニットへのバッフ　７１０１の空き動作、（２
−３）はバッファ１００の再度の空き動作の開始、（３
−１）は制御バッファレジスタからのアドレス要求ｔ（
３＝２）は速やかに受は入れられたアドレス要求、（３
−３）は専用メモリ読出し参照要求（変更自在に受は入
れられる要求）、（３−４）は参照要求を行うラッチチ
ャネル番号、（３−５）はひとまとめにされた読出し参
照チャネル番号の歩進、（３−６）はひとまとめにされ
た読出し参照チャネル番号の再度の歩進、（３−７）は
専用メモリからの４個の１４−セルの受信、（３−８）
はノ寸ツ７ア１００の４つの記憶領域の各領域への４個
のノ々−セルの格納。

（３−９）はバッファ１０１の４つの記憶領域の各領域
への４個のパーセルの格納、（４−１）は４つのチャネ
ルに対応する専用メモリからのバッファ１００の充満動
作、（４−２）は４つのチャネルに対応する専用メモリ
からのバッフ７１０１の充満動作の開始、を示す。

第６図に示される例においては、バッファ１００および
１０１が充満された状態から動作が始まっておシ、該バ
ッファは専用メモリからのデータで満たされている。従
って、コント費−２ユニットからのデータでバッフ７を
充満する時の動作とまさしく同様に、バッファ１０ｏは
、クロックピリオドＮ＋２からＮ＋１７までの間は４つ
のコントローラユニｙ）へそのデータが転送されて空き
状態になる。とのような動作は、クロ、クピリオドＮか
ら始まってり’ＯｙクピリオドＮ＋１５まで継続するス
キャナスロットによシ開始される。図示されるよりに、
データパーセルは、コントローラユニットに対するスキ
ャナスロット信号に続く２番目のり四ツクピリオドの時
にマルチプレクサから該コントローラユニットに転送さ
れる。なお、前述した第５図の例ではバッファにおける
確認信号およびデータ記憶の発生の様子が示されている
が、これらはたまたま同じクロ、クピリオドの時に発生
しているにすぎない。

り四ツクピリオドＮ＋１４の時に、バッファ１００のチ
ャネル０に対応するグループからコントローラユニット
５０へのデータ転送の過程は終了し、そしてバッファ１
００を専用メモリからのデータで充満させる過程が始ま
っている。従って前述した読出し動作の場合と同様に、
専用メモリ転送論理回路の動作はスキャナシーケンスと
２つのチャネルに同期し、それによルクロックピリオド
Ｎ＋１４の時に該論理回路は、チャネル０に対応するパ
ーセルグルーグがいずれかのバッファに満たされている
か否か、および該パーセルグルーグを専用メモリに転送
してよいか否かを決定する。

従って、クロックピリオドＮ＋１５の時に制御バッファ
１２５のレジスタからアドレス要求が呈示され一該要求
は該制御バ′ソファによル速やかに受け入れられるもの
として示されている。しかしながら、理解されるべきこ
とは、制御バッファへの要求が対立している場合にはア
ドレス要求が遅延されることである。

いったんアドレス要求が受は入れられ、かつ制御バッフ
ァ１２５が出力端子１３２を“介して専用メモリの専用
メモリアドレスレジスタに対し適轟なアドレスを呈示す
る準備を整えると、りｍｙクピリオドＮ＋１７の時に専
用メモリ読出し参照要求が呈示される。クロックピリオ
ドＮ＋１８の時にその要求は受は入れられ、続いて該要
求によシ必然的に、クロックピリオドＮ＋２６からＮ＋
２９までの間においてバッファ１００のチャネルＯのグ
ループに対応する専用メモリからの４つの／４’　−セ
ルの受信が行われる。これらのノ臂−セルはクロックピ
リオドＮ＋２７からＮ＋３０までの間においてバッフ７
１００のチャネル０のグループの４つの領域に記憶され
る。

読出し動作の場合と同様に、参照を要求するチャネル番
号および読出し参照チャネル番号は、論理回路動作の重
なシのために、ラッチすなわち「スタック」されなけれ
ばならない。とれは第６図に示されているとおシである
。例えば、チャネル番号３に割シ尚てられているバッフ
７１００の４つの領域を充満させる過程は、クロックピ
リオドＮ＋１５の時に開始されているチャネル０に対応
スるバッファ１００におけるノ４−セルの転送および格
納の終了に先立りて開始されている。しかしながら、バ
ッファを専用メモリからのデータで充満させる場合には
追加的レベルのスクッキングが必要とされる。これは、
専用メモリ読出し参照の開始からの遅延が本質的に比較
的長いことに起因する。従って、専用メモリから読出し
参照を要求するチャネル番号は、まず参照要求が呈示さ
れた時に２ツチされ１、読出し確認信号がｌ１０７’ロ
セツサから受信された時（図示せず）に第２のラッチ回
路に送られ、そして最後に６個のり冒ツクピリオドの時
間経過後記３のラッチ回路に送られる。

この時点において、専用メそりからバッファへの読出Ｆ
−は終了する。従って、８３のラッチ回路は適尚なチャ
ネルグルーグに対してバッファのアドレス指定を行わせ
るためにアオセスされ、個々のパーセルアドレスは別の
アドレス制御によシ供給される。また、専用メモリへの
書込み動作の場合と同様に、独立したラッチ回路が各バ
ッファに設けられている。

また、専用メモリにおける読出し動作の重なりに関係す
ることとして理解されるべきことは、専用メモリからバ
ッファへのデータの多重速度が、専用メモリによシデー
タが作成されかつマルチブレフサに該データが転送され
る速度によシ制限されることである。従って、比較的高
速の専用メモリ参照レートによシある程度の速度の改善
が可能である。しかしながら、読出し動作の場合と同様
に、最大のＤＭＡメモリ参照レートは６個のクロ。

クピリオドに対して１回の参照のレートでｓｂ、従って
、クロックピリオドがＴであシ、かつ最大のメモリ参照
レートが６Ｔに対して１回のレートである場合には、１
チャネル当シのＩ１０レートは１６Ｎ、）データツヤ−
セルに対して１６／６Ｔに近づく。

第６図に示される例においては、いったんパ。

ファ１００がクロ、クビリオドＮ＋１７において空き状
態になると、バッファ１０１の空き動作が開始され、そ
れと共に専用メモリからのバッファ１００の充満動作が
同時に進行する。クロ、クピリオドＮ＋３３の時に、バ
ッファ１０１はコント四−２ユニットへのデータ転送を
終了し、それによ）制御論理回路はＡ、７ア１００（実
際にはいずれか一方のバッファ）から利用可能なデータ
／４’−セルの記憶場所を見つけ出す。このデータノ臂
−セルはコントローラユニットに転送される場合もある
。このようにしてりＥｌ、クピリオドＮ＋３４の時に、
論理回路は、バッファ１００のチャネル２に対応するグ
ループを検査し、該グループが専用メモリからのデータ
によシまだ満たされる必要があシ従って転送を行シこと
ができないことを決定する。同じような検査はクロック
ピリオドＮ＋３５の時にチャネル３に対応するグループ
に対して開始され、そして同じような決定がなされる。

りｍｙり♂リオドＮ＋３６の時に、制御論理回路は、バ
ッファ１００のチャネル０に対応するグループが充満状
態にあること、および、バッファ１００が専用メモリ参
照動作を行な゛ってぃない場合にはデータパーセルをチ
ャネル０に対応するコントローラユニットに転送するこ
とができること、を決定する。従って、バッファ１ｏｏ
が専用メモリ参照動作を唇なっている場合には、チャネ
ル０（７）５”−タノ々−セルをチャネル０のコン）　
ｏ　−５ユちットに転送することはできない。同じよう
な過程はバッファ１００のチャネル１に対応するグルー
プに対してくシ返される。しかしながら、チャネル２お
よび３に関して示されているように、これらのグループ
からのワードはまだ利用することができず、それ故たと
えバッファがビジー状態でない場合でも、り０ツクピ、
リオドＮ＋４０およびＮ＋４１の間はいかなるワードも
転送することができない。しかしながら、チャネル０お
よび３かラノハーセルはそれぞれクロックピリオ）’Ｎ
＋４６゜Ｎ＋５３の時にそれぞれのコントＩ：Ｉ−２ユ
ニットに転送される。これは、データが利用可能であシ
、かつ専用メモリ参照要求がこれらのピリオドの時に発
生していないからである。

専用メモリからのバッファの充満動作を再び参照すると
、クロックピリオドＮ＋３９の時に専用メモリからバッ
ファ１０１のチャネル０に対応するグループへの充満動
作の過程が開始されておシ、この動作はクロックピリオ
ドＮ＋５５において終了している。従って、読出し動作
の場合と同様に、バッファはついに＋！コントローラユ
ニットへのデータ転送によシ空き状態になり、そして専
用メモリからのデータによシ充満される。空き動作およ
び充満動作の過程に応じて各バッファはバッファの各チ
ャネルグループに対応して独立に制御され、このことは
、第７図に示されるような組み合わされた読出し動作お
よび書込み動作の場合に関してはよシ明確に示される。

なお、第７図において、（１）はスキャナシーケンス（
自然後３Ｊ）、（２）は送信または受信されたデータに
対応するコントローラユニットへの確認信号。

（２−１）はバッファ１００におけるチャネル０゜２に
対応する充満動作およびチャネル１，３に対応する空き
動作、（２−２）はバッファ１０１におけるチャネル０
，２に対応する充満動作およびチャネル１，３に対応す
る空き動作、（３−１）は制御バッファレジスタからの
アドレス要求。

（３−２）は速やかに受は入れられたアドレス要求、（
３−３）は専用メモリ書込み参照要求（変更自在に受は
入れられる要求）、（３−４）は専用メモリ読出し参照
要求（変更自在に受は入れられる要求）、（３−５）は
参照要求を行うラッチチャネル番号、（３−６）はひと
まとめにされた読出し参照チャネル番号の歩進ｔ　（ａ
−７）は読出し参照チャネル番号の再度の歩進、（ａ−
Ｓ）はバッファ１００から専用メモリへの出力データ。

（３−９）はバッファ１０１から専用メモリへの出力デ
ータ、（３−１０）はバッファ１００における専用メモ
リからのデータの格納、（３−１１）はバッファ１０１
における専用メモリからのデータの格納、（４’−１）
は専昂メモリへのデータの書込みｔ　（４−２）は専用
メモリからのデータの読出し、を示す。

第７図に示される動作におけ、るクロックピリオドＮ＋
１からＮ＋１６までの間において、バッファ１００のチ
ャネル０およびチャネル２に対応するグループは、読出
し動作によシギれぞれの；ントｐ−ラユニット５０．５
２からのデータによシ充満される。その読出し動作と共
に、バッファ１００のチャネル１およびチャネル３に対
応するグループは、書込み動作によシそれぞれのコント
四−ラユニｙ）５１．５３へのデータ転送が行われて空
き状態になる。従りて、クロックピリオドＮ＋１６の時
に、バッファ１００のチャネル０および２は充満状態に
あり、従っていつでも専用メモリへの転送が行われる状
態にあシ、一方、バ。

７ア１００のチャネル１および３は空き状態にあシ、従
りて専用メそりからのデータ転送を必要としている。ク
ロックピリオドＮ＋１７の時に、動作は４つのチャネル
のすべてに対してバッファ１０１側に切シ換わル、バッ
ファ１０１のチャネル０および２に対しでは充満動作が
、一方、パ。

ファ１０１のチャネル１および３に対しては空き動作が
開始される。しかしながら、理解されるべきことは、本
発明におけるマルチプレクサはたとえ本実施例において
開示されていないにしても、バッファ間の動作を更に組
み合わせることができる能力を有していることである。

例えば、第７図に示される例においては１本発明におけ
る制御論理回路はバッファ１００のチャネルＯおよび２
を充満状態にすることができる一方で、バッファ１０１
の同じチャネルまたは異なるチャネルを空き状態にする
ことができ、それＫよシ、第１のりｐ、クピリオドにお
いて読出し動作が遂行されてバッファ１００のチャネル
０のグループが充満され、そしてそれに続く次のクロッ
クピリオドにおいてバッファ１０１の異なるチャネルへ
の書込み動作が遂行される。いずれにしても、マルチプ
レクサの制御論理回路は該マルチプレクサとコントロー
ラユニットの間のデータ転送を連続的に遂行し、そのデ
ータ転送が読出し動作または書込み動作にかかわらず可
能な限シいつでも転送を遂行する。そして、このような
制御論理回路の動作とは無関係に、バッファはデータ転
送のための準備を整える。

従って、第７図は比較的単純な正方向の動作の組み合わ
せを例示したものであ）、とζでは、クロックピリオド
Ｎ＋１とＮ＋１６の間で行われている１６個の連続した
データ転送はすべて同一のバッファに対して発生し、ま
たクロックピリオドＮ＋１７からＮ＋３２までの間にお
いても同様である。いずれにしても、クロックピリオド
Ｎ＋１５の時に制御論理回路は、バッフ７１００のチャ
ネル０から専用メモリへの１込み動作が開始されてもよ
いことを検知し、そしてその１ｊ＝込み動作は遂行され
る。

同様にして、り四、クピリオドＮ＋２０の時にコントロ
ーラユニットは、バッファ１００のチャネル１が空き状
態にあシ従りて専用メそりからのデータにより満たされ
る必要があること、および、この過程は該クロックピリ
オドにおいて開始されること、を検知する。しかしなが
ら、留意されるべきことは、バッフ７１００のチャネル
１に関連する専用メ汚す参照要求はその前の参照要求が
受は入れられるまでは開始されないことであシ、このこ
とは、バッファと専用メモリの間の転送動作のすべてに
対して当てはまる。従って、バッファ１００のチャネル
１に対応する書込み参照要求がクロックピリオドＮ＋２
４において受は入れられると、スキャナシーケンスにお
いて次の利用可能なチャネルはチャネル３となシ、従っ
て、このチャネルのグループを充満状態にする過程はク
ロックピリオドＮ＋２６の時に開始される。　　−チャ
ネル３に対応する書込み参照要求がクロ。

クビリオドＮ＋３０において受は入れられると、制御論
理回路は再び専用メモリへの参照要求のための利用可能
な次のチャネルグループを検索する。

従って、（参照要求の受は入れとそれに続く転送過程の
開始の間に少くとも１つのクロックピリオドに対応する
遅延時間を導入しなければならないと前述したように）
クロックピリオドＮ＋３１０時に、制御論理回路は、パ
、’７７１００および１０１のチャネル１に対して制御
動作を行い、以下のむと、すなわちバッファ１００のチ
ャネル１が専用メモリ転送動作に係わシを持っているこ
と、および、バッファ１０１のチャネル１が専用メモリ
からのデータ転送を必要としておシ、このデータ転送の
過程はクロ、りｅリオドＮ＋３２の時にＢ始され、との
動作はクロックピリオドＮ＋４８の時に終了すること、
を決定する。

最稜に、第７図に例示されている専用メモリ転送動作を
参照すると、り’ｃｘｙクビリオドＮ＋４１の時に、専
用メモリへのバ、’７７１０１のチャネル２の空き動作
の過程が開始されている。すなわち、図示されるように
、本発明における制御論理回路は月なるバッファにおけ
る同時的な動作を実行することができる。しかしながら
、留意されるべきことは、これらのバッファにおける同
時的な動作が同時的な専用メモリ参照要求動作と等測的
でないことである。参照要求動作は常に順序的に実行さ
れる。しかしながら、専用メモリとマルチプレクサによ
るデータの受信の間にある程度の遅延が存在するために
、データは奥際にはＤＭＡチャネル上を異なる方向に同
時に伝送される。

従って、以上説明したように１次の規則に従うデータ転
送が論理回路によシ遂行されなければならない。（１）
各参照要求はそれに続く参照要求動作の進行が可能にな
る前に検知されたければなら女い；　（２）　’ント京
−ラユニ、トとの間のデータの授受は常にスキャナのタ
イムスロットに同期して遂行される；（３）データがバ
ッファと専用メモリの間で転送されている場合には、コ
ントローラユニットはバッファ全体に対してロックアウ
ト状態に置かれなければならない；（４）各参照要求に
関連するチャネル番号は同時的な専用メモリ参照要求の
処理に適応するようにひとまとめ（５ｔａｃｋ　）にさ
れなければならない。

また、以下に記載する制御レジスタへのアクセスの優先
順位（１が最優先）はチャネルマルチプレクサ３０の動
作において重要である。

１、　　Ｘ１０プロセ、すによる専用メモリアドレス０
または１あるいはステータス読出しのプログラム（ソフ
トウェア）ロード。

２、参照要求後の専用メモリアドレスの歩道。

３、専用メモリアドレス要求の参照。

４、コントローラユニットからの状態データの格納。

コントローラユ・ニットとの間のデータの読出しおよび
書込みと同様に、チャネルマルチプレクサとコントロー
ラユニットの間で転送される機能情報は自然循環するス
キャナシーケンスに同期している。前述したように、こ
の機能情報はレジスタ１２４に一時記憶され、そして適
当なスロットタイムの時に出力端子１１２に送られる。

すなわちチャネルマルチプレクサからコントローラユニ
ットに１つの機能情報を伝えるのに４個のりμ、クピリ
オドの分だけ時間を必要とし、そのためにＸ１０プロセ
ツサ１０は５個以上のクロックピリオド毎に機能情報を
提供することを（ソフトウェアによシ）制限される。

図示されていないが、Ｘ１０プロセ、すｌＯとチャネル
マルチプレクサ３０の間のインク７エースに、チャネル
マルチプレクサから１１０ｆｃＩセツサ１０の専用メモ
リへの読出し要求および書込み要求ラインが含まれてお
シ、このラインは、チャネルマルチプレクサの制御論理
回路が第５図、第６図および第７図に示されるように（
専用メモリ読出し参照要求、専用メモリ書込み参照要求
等）必要に応じて使用するフィンである。また、、Ｘ１
０プロセツサ１０からチャネルマルチプレクサに読出し
または書込み要求の確認信号を送るためのラインが設け
られている。同様に、チャネルマルチプレクサ３０から
Ｘ１０プロセツサ１０に専用メモリ参照動作の完了を普
けるための割込みライン（各チャネルに対して１本）が
設けられている。

また、各側込み動作に引き続いて、Ｘ１０プロセ。

す１０は、参照動作に関連する専用メモリアドレスレジ
スタを読み出すことによシ該参照動作の適度な完了を確
かめ、そのアドレスが予期された最後の設定アドレスで
あることを検査する。

第８図はプントローラユニット５０〜５３のうちいずれ
か１つの単純化された概略的なプ四、り図である。概略
的に前述したように、コントローラユニ、ト５０〜５３
はその主な機能としてチャネルマルチプレクサ３０と、
ディスク駆動ユニット６０〜６３のそれぞれに対応する
６４／４−セルのＰＩＦＯデスキ＆　−（ｄｏ　ｍｋ＠
ｗ　）バッフ乎との間でデータのバッファリングを行う
。１対のノ々ツ７ア１６０および１６１は、それぞれ１
７ピツト×５１２Ａ−セルの容量であシ、書込みまたは
読出し機能を行なりている間それぞれディスクを進めた
シあるいは遅延させたシする。１７ビツトのうち１６ビ
ツトは１つのデータワードを構成し、１７番目のビット
は奇数／４リテイビツトを構成する。

好適には、データはディスクとの間で１６個のノ臂−セ
ルパケット（すなわちＩＡケットあたり２５６データピ
ツト）毎に転送され、該転送は１パケツトあたシ１回の
要求信号によシ行われる。

コントローラユニット５０〜５３の各個は１対のケーブ
ルを介してその対応するディスク駆動ユニ、トロ０〜６
３に接続され、該ケーブルはパス・インおよびパス・ア
ウト情報ｉ４スを捉供する。ディスク駆動ユニットへの
書込み動作の場合、チャネルマルチプレクサ３０からの
データは、入力端子１６５から受信され、マルチプレク
サ入力レジスタ１６６およびマルチプレクサ１６７を通
して、バッファ１６０ｔたは１６１の一方の入力端子に
転送される。入力データに対する奇数パリティは、パリ
ティ発生器１７０において発生され、マルチプレクサ１
７１において多重化された後、転送されたデータを受信
するバッファ１６０または１６１の他方の入力端子に転
送される。駆動ユニットがデータの受は入れの準備を腕
えると、書込みデータは、バッファ１６０および１６１
から出力され、マルチプレクサ１７３およびディスク出
力レジスタ１７４を介し、出力端子】７２を通してパス
・アウトケーブルに出力される。ディスク駆動ユニット
からの読出し動作の場合、ディスク駆動ユニットからの
データは、入力端子１８０を通してパス・インケーブル
から入力され、パス・インレジスタ１８１を介し、さら
にマルチプレクサ１６７を介して（Ａリティビットはマ
ルチプレクサ１７１を介して）、バッファ１６０および
１６１のいずれか一方に転送される。チャネルマルチプ
レクサ゛３０から指令があると、読出しデータは、バッ
ファ１６０および１６１から出力され、出力マルチプレ
クサ１８２を介し、出力端子１８３を通してチャネルマ
ルチプレクサ３０に転送される。読出しパリティエラー
検出器２０６は、データパーセルの／４リティを確かめ
るために、および、チャネルマルチプレクサ３０に対し
てパリティが適当か、不適当かを示す信号を発生するた
めに、設けられておシ、骸検出器はエラーが検出される
とデータ転送を中止させる機能を有する。

チャネルマルチプレクサ３０に関して前述したように、
制御パラメータ、例えばセクタ指定用ビット、はチャネ
ルマルチプレクサ３０とコントローラユニット５０〜５
３の間の情報ノ臂スを共用する。これらのノやラメータ
は、入力端子１６５から入力され、そしてノ青うメータ
レジスタ１８４および１８５に入力される。レジスタ１
８４に保持されている制御／４ラメータは、マルチプレ
クサ１７３を通して多重化され、レジスタ１７４を介シ
、ノ譬リティ発生器１８６によシ発生されたΔリティビ
、トと共に出力端子１７２を通してディスク駆動ユニッ
トのパス・アウトケーブルに出力される。

次の読出し・書込みパラメータレジスタ１８５はディス
ク駆動ユニｙトロ０〜６３において使用可能な「継続」
機能を実施するために設けられておシ、この「継続」機
能によシ次のディスク駆動機能を複数セクタの読出しお
よび書込み動作において待ち状態にすることができる。

従って、制御器ユニット５０〜５３は１１０プロセツサ
１０の割込み動作に頼ることなく、ディスク駆動ユニッ
ト６０〜６３に対して、読出し・書込みパラメータレジ
スタ１８５に保持されている命令に従って読出しまたは
書込み動作を実行するように指令する。このメカニズム
によシ、セクタ割込みに対する応答時間はディスク駆動
装置上のセクタ相互間のギヤ、７″時間ではなく、全体
のセクタ時間であル、本実施例において使用されている
ディスク駆動装置の場合にほぼは３７０マイクロ秒であ
る。継続機能に関連して、チャネルマルチプレクサ３０
の制御バッファ１２５に格納されている第２の専用メモ
リアドレスは専用メモリのアドレス指定を行うために使
用されるものでｓｂ、それによシチャネルマルチソレク
サ３０およびコントローラユニ。

トはＩ１０プロセッサＩＯＫ頼ることなく動作を継続す
る準備を整える。

ディスク機能コード、例えば読出し、書込み。

ヘッドの選択およびシリンダの選択、は入力端子１９２
ｔたは１６５を介してコントローラユニットに送られる
。入力端子１６５において受信されたコードは次の読出
し・書込みノ臂うメータレジスタ１８５を介して転送さ
れ、一方、入力端子１９２において受信されたコードは
、レジスタ１９３および１９４を介し、Ａ−）メータレ
ジスタ１８４および１８５に保持されている対応するパ
ラメータに同期して出力端子１７２を通して、ディスク
駆動ユニットのパス・アウトケーブルを介し、ディスク
機能入力ラインに転送される。チャネルマルチプレクサ
３０の制御バッファ１２５に格納されているディスク状
態情報は、入力端子１８ｏ、バス・インレジスメ１８１
、ディスク状態レジスタ１８７、マルチプレクサ１８２
および出力端子１８３を介してコントローラユニツ）５
０〜５３内を通過する。

バッファ１６０および１６１に対するアドレス指定は、
論理回路２００〜２０５をアドレス指定することによシ
提供される。レジスタ２０１はチャネルマルチプレクサ
３０との間で転送されるデータのためのバッファアドレ
スを提供する。レジスタ２０４はディスク駆動ユニット
６０〜６３との間で転送されるデータのためのバッファ
アドレスを提供する。レジスタ２０４は、ディスク駆動
ユ＝ツ）との間で読出しおよび書込みが行われる各ａ４
−セルに同期して加算器２０３によシ増分される。レジ
スタ２０１は、チャネルマルチプレクサ３０との間で転
送される各パーセルに同期して加算器２００によシ増分
される。マルチプレクサ２０２および２０５はそれぞれ
、レジスタ２ｏ１゜２０４のアドレスをダート制御して
バッファ１６０゜１６１に接続するために設けられてい
る。

動作時、バッファ１６０および１６１はディスク駆動ユ
ニット６０〜６３とチャネルマルチプレクサ３０の間で
データを転送するために交互に充満状態および空き状態
になる。例えば、ディスク駆動ユニットからの読出し動
作は、３２Ａケツトのデータ（すなわち５１２）ぐ−セ
ル）によるバ。

７ア１６０の充満動作と共に始まシ、バッファ１６０の
アドレス指定はレジスタ２０４によシ与えられる。いり
たんバッフ７１６０が満たされると、ディスク駆動ユニ
ットからのデータはバッファ１６１に指向される０この
切換と同時に、パ。

ファ１６０はアドレスレジスタ２０１の制御の下にその
データのチャネルマルチプレクサ３０への転送を開始す
る。バッファ１６１が充満状態になり、かつバッファ１
６０が空き状態になると、バッファ１６１の内容はチャ
ネルマルチプレクサ３０に転送され、かつバッファ１６
０はディスク駆動ユニットからのデータによ）満たされ
る。このような動作は、読出し動作が全部終了するまで
維続され、本夾施例においては１２ｇ２ｇノールケラト
ータの転送を伴なう。

書込み動作は、読出し動作と同様に行われるが、ただチ
ャネルマルチプレクサ３０からのデータによシパッンア
１６０を充満させる動作と共に開始される。通常の状況
下にセいては、チャネルマルチプレクサ３０へのデータ
の配置はディスク駆動ユニットから受信されるデータの
速度よシ高い速度で行われ、一方、チャネルマルチプレ
クサ３０はディスク駆動ユニ、トへのデータ転送の最大
速度よシ高い速度でデータを供給する場合もある。

従って、書込み動作においては、コントローラユニット
５０〜５３は必要に応じてチャネルマルチプレクサ３０
からデータを要求して、ディスク駆動ユニツ）へのデー
タの転送に歩調を合わせる。

また、読出し動作においては、コントローラユニット５
０〜５３はディスク駆動ユニットからのデータの受信に
歩調を合わせて、チャネルマルチプレクサ３０にデータ
を伝送する。しかしながら、ある状況下においてコント
ローラユニットは、ディスク駆動ユニツ）との間でのデ
ータの転送に歩調を合わせてチャネルマルチプレクサ３
ｏとの間でデータの授受を行うととができない場合があ
る。

そのために、ディスク駆動ユニットのデスキューバ、７
アが用いられておシ、該デスキューバッファはバッファ
１６０および１６１の空き動作または充満動作を達成さ
せるための付加的な時間マージンを提供する。

診断モードピットレジスタ２０８は、ニーデーの制御の
下にディスク駆動ユニット、およびコン）　ｏ　−９：
−ニットノハッ７ア１６０および１６１に対して強制的
（ｆｏｒｅ＠ｄ　）　／４リティエラーの余裕を見てお
くために設けられている。

第９図を参照すると、ディスク駆動ユニｙ）６０〜６３
のうちいずれか１つのデスキューバッファ装置の単純化
された概略的な形態が例示されている◇これらのディス
ク駆動ユニットは本発明による装置に用いられる周辺装
置を構成する。しかしながら、理解されるべきことは、
本発明がダイスり駆動ユニットを備えた応用例に限定さ
れないことである。デスキューバッファ２５０は、ディ
スク駆動ユニット６０〜６３の読°出しまたは書込みサ
イクルにおいて６４個の１６ビツトノヤーセルのバッフ
ァリングを行うことができる。例えは、読出し動作にお
いて、データはディスク２７１゜２７３．２７５および
２７７からヘッド２−７０゜２７２．２７４および２７
６を介してシリアルに読出され、すなわち最初の４ビツ
トＯ〜３はヘッド２７０を介して、次の４ピッド４〜７
はヘッド２７２を介して、さらに次の４ビツト８〜１１
はヘッド２７４を介して、最後の４ビツト１２〜１５は
ヘッド２７６を介して、それぞれ読出される。

また、ピッ）０，４．８および１２は実質的に同時にデ
ィスクから読出され、その後でビット１゜５．９および
１３が同様にして読出され、以下同様にして読出される
。４ビツトの各グループは、それぞれのノ臂ス２８０，
２８１，２８４および２８６に泊ってパラレルの４ビツ
トワードとして収集され、バッファ２５０の入出力端子
２５４゜２５６．２５８および２６０にパラレルに入力
され、１６ビツトノや−セルθ〜１５を形成する。すな
わち、パーセルは読出し動作が終了するまでディスク２
７１，２７３，２７５および２７７からバッファ２５０
に転送される。しかしながら、読出しくまたは書込み）
動作においては実質的に均一な速度でディスクからバッ
ファ２５０に２０４８個のパーセルが転送されるので、
バッフ７２５０は、入出力端子２５４，２５６，２５８
および２６０から入力されたデータと非同期的にＦＩＦ
Ｏ形式で出力端子２５３を介してコントローラユニ、ト
にデータパーセルを転送する。本実施例においては、バ
ッファ２５０かものデータ出力信号は制御論理回路２５
１によシ発生されるクロック信号に同期して出力され、
これは１度に１６パーセルの割合で、コントローラユニ
ットからの１回の要求信号に応答して開始される１回の
転送動作において行われる。従って、このような転送動
作、すなわちパケット転送動作、は２０４８個のパーセ
ル転送すなわち「レコード」転送を完了するためには１
２８回必要である。

ディスク駆動ユニットへの書込み動作は、読出し動作と
同様に遂行されるが、ただ方向は逆である。コントロー
ラユニット５０〜５３からのデータパーセルは、入力端
子２５２を介してバッファ２５０に転送され、バッファ
を通してクロック同期され、入出力端子２５４，２５６
，２５８および２６０に出力され、パス２８０　、２８
１　、２８４および２８６を通してシリアルに転送され
、それぞれのヘッド２７０，２７２，２７４および２７
６を介してディスク２７１，２７３，２７５および２７
７にシリアルに書込まれる。しかしながら、データビ、
トは第９図に示されている順序とは逆の順序である。

制御論理回路２５１は、ディスク駆動ユニツ）の各個に
設けられておシ、コントローラ子ニットから信号しやス
２６３を介して指令および一４２メータを受信し、バッ
ファ２５０およびディスク駆動ユニットの他の回路を制
御する。さらに、制御論理回路２５１はノ９リティ検出
器２６１を介して入力されるデータのパリティを監視し
ておシ、変更されたデータは該検出器によシ放集される
。これに関連して、ノｆリティ発生器２６２はバッファ
２５０からパス・インケーブルに転送される各パーセル
に対応して奇数のパリティビットを発生する。゛まだ、
制御論理回路２５１は、ディスク駆動ユニットの動作状
態を監視しておシ、該動作状態を表わす信号を発生し、
該信号を信号パス２６４およびパス・インケーブルを介
してコントローラユニ、トに転送する。

以上、本発明はその好適な実施例を参照しつつ記述され
ているが、特許請求の範囲に却、定される本発明の範囲
から逸脱することなく種々の変形を行うことができるこ
とは、当業者にとって明らかであろう。

【図面の簡単な説明】

第１図は本発明による周辺インタフェース装置の好適な
一実施例を示す概略的なプ胃ツク図、第２図は第１図に
示される装置におけるチャネルマルチゾレクサの概略的
なブロック図、第３図は第２図に示されるチャネルマル
チプレクサにをけるデータバッファレジスタを示す図、
第４図は第２図に示されるチャネルマルチプレクサにお
ける制御バッファレジスタを示す図、第５図〜第７図は
チャネルマルチプレクサによる読出しおよび書込み動作
を示すタイミング図、第８図は第１図に示される装置に
おけるコントローラユニットの概略的なプＨｙり図、第
９図は第１図に示される装置におけるディスク駆動ユニ
ットの概略的なプレ２２図、である。 １０−・Ｉ１０プロセッサ、１２・−ＤＭＡポート、１
４・−ＤＭＡチャネル、１６・・・アキュムレータチャ
ネル、２０〜２３・・・サブシステム、２４〜２６・−
ＤＭＡチャネル、３０・・・チャネルマルチプレクサ、
５０〜５３・・・コントルーラユニット、６０〜６３・
・・ディスク駆動ユニット、１００　、１０１−・・デ
ー／　１４ツ７ア、１０７〜１１０・・・マルチプレク
サ、１２３・・・ステータスレジスタ、１２４−・・ア
ドレスおよび機能レジスタ、１２５−・・制御バッファ
、１２６・・・増分器、１３０，１３１・−マルチプレ
クサ、１３４−・・マルチプレクサ、１６０　、１６１
−・・バッファ、１６６・・・レジスタ、１６７・・・
マルチプレクサ、１７０・−パリティ発生器、１７１　
、１７３・・・マルチプレクサ、１７４−・・レジスタ
、１８１−パス・インレジスタ、１８２−・・マルチプ
レクサ、１８４．１８５軸・パラメータレジスタ、１８
６−・・／４リティ発生器、１８７・・・ディスクステ
ータスレジスタ、１９１，１９３，１９４−・・ディス
ク機能レジスタ、２００・・・加算器、２０１・・・レ
ジスタ、２０２−・・マルチプレクサ、２０３−・・加
算器、２０４・・・レジスタ、２０５・・・マルチプレ
クサ、２０８・・・診断モードビットレジスタ、２５０
・−デスキューバッファ、２５１−・・制御論理回路、
２６１−・・Δリティ検出器、２６２・・・パリティ発
生器、２７０゜２７２．２７４，２７′６・・・ヘッド
、２７１，２７３゜２７５．２’１７・・・ディスク。 以下令白 レジスタ 第３図 レジスタ　　　　　　　　　　　　　　　　　　パーセ
ル第４図

Claims (1)

1. 【特許請求の範囲】 １、中央メモリを有する中央プロセッサと複数の周辺装
   置を含むデータ処理システムに用いられる周辺インタフ
   ェース装置であって、該周辺インタフェース装置は、 入出力プロセッサであって、データの送信および受信用
   のＤＭＡポートを有する専用メモリ、および、制御情報
   の送信および受信用のアキュムレータを含むもの、およ
   び、 チャネルマルチプレクサであって、該ＤＭＡポートおよ
   び該アキュムレータとの間で情報伝達を行い、該ＤＭＡ
   ポートおよびアキュムレータとこれらに対応する複数の
   周辺装置との間に複数の前記データおよび制御情報用の
   チャネルを提供するもの、を具備し、 前記チャネルマルチプレクサは、 （ａ）アドレス・ステータスバッファであって、専用メ
   モリのアドレスパーセルまたは周辺装置のステータスパ
   ーセルを保持するための複数のレジスタを含み、該レジ
   スタは機能に関してはグループ毎に分割され、該グルー
   プの各個は前記チャネルの各個に対応しているもの、 （ｂ）第１および第２のデータバッファであって、該デ
   ータバッファの各個はデータパーセルを保持するための
   複数のレジスタを含み、該レジスタは機能に関してはグ
   ループ毎に分割され、該グループの各個は前記チャネル
   の各個に対応しているもの、 （ｃ）第１のマルチプレクサであって、前記アキュムレ
   ータおよび前記周辺装置との間で情報伝達を行い、前記
   アドレス・ステータスバッファと間でアドレスおよびス
   テータスパーセルを多重化し、かつ、該アキュムレータ
   からの周辺装置の制御情報を該周辺装置に転送するもの
   、 （ｄ）第２のマルチプレクサであって、前記ＤＭＡポー
   トおよび前記周辺装置との間で情報伝達を行い、前記第
   １および第２のデータバッファのいずれか一方との間で
   データパーセルを多重化し、該ＤＭＡポートまたは該周
   辺装置との間で該データパーセルを転送するもの、およ
   び、 （ｅ）制御論理回路であって、機能的に複数組のチャネ
   ル論理回路に分割され、該チャネル論理回路の各組は対
   応するチャネルを通してデータの流れを制御し、該各組
   は、循環する時分割多重ベースで一度に１組ずつ機能的
   に動作状態になり、それにより前記第１および第２のマ
   ルチプレクサを制御し、かつ前記バッファに対してアド
   レス指定を行い、該バッファは、前記第１および第２の
   データバッファの対応するレジスタのチャネルグループ
   のうち異なるチャネルグループが交互に充満状態および
   空き状態になるようにし、それにより、１組のチャネル
   論理回路の動作期間中一方のチャネルデータバッファグ
   ループが充満状態になりつつあるようにし、かつ対応す
   る他方のチャネルデータバッファグループが空き状態に
   なりつつあるようにし、該充満および空き状態にするた
   めの動作は前記専用メモリのＤＭＡポートと前記周辺装
   置の１つとの間で行われ、また前記バッファは前記アキ
   ュムレータおよび周辺装置が前記アドレス・ステータス
   バッファを参照するようにさせるもの、を具備する、 周辺インタフェース装置。 ２、前記周辺インタフェース装置がさらに複数のコント
   ローラを具備し、該コントローラの各個は前記周辺装置
   の１つおよび前記チャネルマルチプレクサとの間で情報
   伝達を行い、以下のもの、すなわち、 （ａ）第１および第２のデータバッファであって、該デ
   ータバッファの各個がデータパーセルを保持するための
   複数のレジスタを含むもの、 （ｂ）データマルチプレクサであって、前記チャネルマ
   ルチプレクサおよび前記周辺装置の１つとの間で情報伝
   達を行い、前記第１および第２のデータバッファとの間
   でデータパーセルを多重化し、該周辺装置の１つまたは
   該チャネルマルチプレクサとの間で該データパーセルを
   転送するもの、および、 （ｃ）制御論理回路であって、前記チャネルマルチプレ
   クサおよび前記周辺装置の１つとの間で情報伝達を行い
   、それにより前記データマルチプレクサを制御し、かつ
   前記バッファに対してアドレス指定を行い、該バッファ
   は前記第１および第２のデータバッファが交互に空き状
   態および充満状態になるようにし、それにより、一方の
   データバッファが充満状態になりつつあるようにし、か
   つ他方のデータバッファが空き状態になりつつあるよう
   にし、該充満および空き状態にするための動作は前記チ
   ャネルマルチプレクサと前記周辺装置の１つとの間で行
   われるもの、 を含む、特許請求の範囲第１項に記載の周辺インタフェ
   ース装置。 ３、前記コントローラは循環する時分割多重ベースで周
   期的に前記チャネルマルチプレクサとの間で情報伝達を
   行うように機能的に動作状態になク、該チャネルマルチ
   プレクサは該動作状態の情報伝達期間を開始させる、特
   許請求の範囲第２項に記載の周辺インタフェース装置。 ４、予め決められた複数のデータパーセルが前記チャネ
   ルマルチプレクサと前記コントローラの間で各情報伝達
   期間の間転送され、該予め決められた複数のデータパー
   セルは前記第１または第２のデータバッファに保持され
   ているデータパーセルの一部である、特許請求の範囲第
   ３項に記載の周辺インタフェース装置。 ５、前記チャネルマルチプレクサと前記コントローラの
   間における情報伝達期間の発生する周波数が固定され、
   それにより、前記第１および第２のデータバッファの一
   方における該チャネルマルチプレクサからの充満動作ま
   たは該チャネルマルチプレクサへの空き動作は通常、該
   データバッファの他方における前記周辺装置の１つから
   の充満動作または該周辺装置の１つへの空き動作の速度
   より高い速度で行われる、特許請求の範囲第４項に記載
   の周辺インタフェース装置。 ６、前記周辺装置の１つがストリーム状にデータパーセ
   ルの送信および受信を行い、該ストリームの各個は、予
   め決められた複数のデータパーセルを有し、前記制御論
   理回路により発生される１回の要求信号に応答して前記
   コントローラと該周辺装置の１つの間で転送され、また
   前記第１および第２のデータバッファが予め決められた
   複数のストリームを保持し得る容量を有している、特許
   請求の範囲第５項に記載の周辺インタフェース装置。 ７、前記制御論理回路が前記第１および第２のデータバ
   ッファを参照するための第１および第２のアドレス指定
   用制御回路を含み、該第１および第２のアドレス指定用
   制御回路はそれぞれ該第１および第２のデータバッファ
   と協働する第１および第２のアドレスマルチプレクサを
   介して該バッファのいずれかに多重接続され、該アドレ
   ス指定用制御回路の一方は前記周辺装置の１つとの間で
   授受が行われるデータパーセルのための参照信号を提供
   し、該アドレス指定用制御回路の他方は前記チャネルマ
   ルチプレクサとの間で授受が行われるデータパーセルの
   ための参照信号を提供する、特許請求の範囲第２項に記
   載の周辺インタフェース装置。 ８、データパーセルが前記データマルチプレクサと前記
   周辺装置の１つの間で、該周辺装置の１つから該データ
   マルチプレクサに該データパーセルを伝えるバス・イン
   パラレルデータパス、および、該データマルチプレクサ
   から該周辺装置の１つに該データパーセルを伝えるバス
   ・アウトパラレルデータパスを介して伝達される、特許
   請求の範囲第２項に記載の周辺インタフェース装置。 ９、前記データパーセルが前記データマルチプレクサと
   前記チャネルマルチプレクサの間で、該データマルチプ
   レクサから該チャネルマルチプレクサに該データパーセ
   ルを伝える出力パラレルデータパス、および、該チャネ
   ルマルチプレクサから該データマルチプレクサにデータ
   情報ユニットを伝える出力パラレルデータパスを介して
   伝達される、特許請求の範囲第８項に記載の周辺インタ
   フェース装置。 １０、中央メモリを有する中央プロセッサと複数の周辺
   装置を含むデータ処理システムに用いられる周辺インタ
   フェース装置であって、 入出力プロセッサであって、前記中央プロセッサとの間
   で情報伝達を行い、データの送信および受信用のＤＭＡ
   ポートを有する専用メモリ、および、制御情報の送信お
   よび受信用のアキュムレータを含むもの、 チャネルマルチプレクサであって、該ＤＭＡポートおよ
   び該アキュムレータとの間で情報伝達を行い、循環する
   時分割多重ベースで該ＤＭＡポートおよびアキュムレー
   タとの間で前記データおよび制御情報を移動させるため
   の複数のチャネルを提供し、 該チャネルマルチプレクサは制御情報バッファおよび１
   対のマルチプレクサデータバッファを含み、該バッファ
   の各個は機能に関してはグループ毎に分割され、各バッ
   ファにおける１つのグループは複数のチャネルのうち特
   定の１チャネルに対応する制御またはデータ情報の移動
   用として割り当てられ、さらに該チャネルマルチプレク
   サは該１対のマルチプレクサデータバッファにおける対
   応する１対のチャネルグループのレジスタを動作させる
   ためのチャネルマルチプレクサ制御手段を含み、該チャ
   ネルマルチプレクサ制御手段により該１対のチャネルグ
   ループのレジスタの一方は第１の予め決められた数のデ
   ータパーセルにより充満状態になり、かつ該１対のチャ
   ネルグループのレジスタの他方は第１の予め決められた
   数のデータパーセルにより空き状態になり、該充満およ
   び空き状態にするための動作は前記入出力プロセッサの
   ＤＭＡポートと前記周辺装置の１つとの間で行われ、ま
   た前記チャネルマルチプレクサ制御手段は前記制御情報
   バッファを動作させ、それにより該周辺装置の１つおよ
   び前記アキュムレータは該制御情報バッファのグループ
   と協働するチャネルが動作している期間中該グループの
   １つを参照するようになっているもの、および、 複数のコントローラであって、該コントローラの各個は
   前記チャネルマルチプレクサの１つおよび前記周辺装置
   の１つとの間で情報伝達を行い、該コントローラの各個
   は第１および第２のコントローラデータバッファを含み
   、該コントローラデータバッファの各個は第２の予め決
   められた数のデータパーセルを保持し得る容量を有し、
   該第２の予め決められた数は前記第１の予め決められた
   数の倍数に等しいものであり、さらに該コントローラの
   各個は該第１および第２のコントローラデータバッファ
   との間でデータパーセルを多重化するためのコントロー
   ラマルチプレクサを含み、それにより該コントローラデ
   ータバッファの一方は充満状態になり、かつ該コントロ
   ーラデータバッファの他方は空き状態になり、該充満お
   よび空き状態にするための動作は前記チャネルマルチプ
   レクサの１つのチャネルと前記周辺装置の１つとの間で
   行われるようになっているもの、 を具備する周辺インタフェース装置。