JPH0562465B2

JPH0562465B2 -

Info

Publication number: JPH0562465B2
Application number: JP58216320A
Authority: JP
Inventors: Akihiro Tomosawa; Tasuku Unno; Shigeru Shimada; Nozomi Horino; Aimei Yoshiura; Osamu Tsucha; Shozo Hosoda
Original assignee: Hitachi Microcomputer System Ltd; Hitachi Ltd; Hitachi Micro Systems Inc
Current assignee: Hitachi Microcomputer System Ltd; Hitachi Ltd; Renesas Technology America Inc
Priority date: 1983-11-18
Filing date: 1983-11-18
Publication date: 1993-09-08
Also published as: JPS60109251A

Description

【発明の詳細な説明】

〔技術分野〕本発明は、半導体集積回路装置に適用して有効
な技術に関するものであり、特に、多結晶シリコ
ン層上部に高融点金属層または高融点金属とシリ
コンとの化合物によつて形成されたシリサイド層
を被着して設けられた導体層を具備する半導体集
積回路装置に適用して有効な技術に関するもので
ある。〔背景技術〕半導体集積回路装置は、動作時間の高速化、高
集積化の傾向にある。その需要が極めて多い折り
返しビツト線方式を採用するダイナミツク型ラン
ダムアクセスメモリ〔以下、DRAM（Ｄynamic
Ｒandom Ａcces Ｍemory）という〕では、
高速化を実現するために、ワード線抵抗を低減す
ることが重要な課題の１つとなつている。そこ
で、多結晶シリコン層上部に高融点金属とシリコ
ンとの化合物であるシリサイド層を被着した導体
層を、ワード線として使用することが考えられ
る。シリサイド層は、多結晶シリコン層に比べて
低い抵抗値を有しており、製造プロセスにおける
種々の処理工程雰囲気に対して多結晶シリコン層
と同様に極めて安定性が良いという特徴を備えて
いる。多結晶シリコン層は、半導体技術における
実績が豊富でその信頼性は極めて高く、前記シリ
サイド層に含有された高融点金属が半導体集積回
路装置の電気的特性に影響を及ぼさないように防
止する作用がある。DRAMにおいては、記憶素
子のスイツチング素子となる絶縁ゲート型電界効
果トランジスタ（以下、MISFETという）のゲ
ート電極と前記ワード線とを同一製造工程によつ
て一体化して形成する場合が多く、特に
MISFETのしきい値電圧の変動を生じないよう
に、シリサイド層の下部に多結晶シリコン層を設
けることが必要とされる（特開昭57−194567号公
報）。かかる技術において、多結晶シリコン層とモリ
ブデンシリサイド（MoSi₂）層とによつてワード
線を構成し、該ワード線上部に形成するアルミニ
ウムからなるビツト線の信頼性を向上するため
に、それらの層間絶縁膜としてフオスフオシリケ
ートガラス（Phospho Silicete Glass）を用い、
10〔mol％〕程度にリン濃度を大にして、平坦化
を促進すべく周知のグラスフロー（米国特許第
3825442号）を施すと、以下に述べるような事実
が本発明者によつて発見された。すなわち、多結
晶シリコン層上部に被着しているべきモリブデン
シリサイド層が、多結晶シリコン層との境界部分
の周辺部分（端部）において、多結晶シリコン層
からのハガレを生じることである。この事実は、
ワード線だけでなく、多結晶シリコン層とモリブ
デンシリサイド層とで形成した導体層を備えた
DRAMの周辺回路部分においても生じる。そし
て、一部分のみのハガレだけでなく、完全に多結
晶シリコン層から剥離してしまうことも、本発明
者によつて確認されている。この結果、本発明者
によれば、所望の設計による電気的特性を得るこ
とができず、DRAMとして不良になるであろう
と推測している。本発明者は、この事実が以下に述べるような原
因によつて生じるであろうと考察している。多結
晶シリコン層およびモリブデンシリサイド層に比
べてフオスフオシリケートガラスの方が熱膨張率
が大きく、さらに、多結晶シリコン層とモリブデ
ンシリサイド層に比べてモリブデンシリサイド層
とフオスフオシリケートガラスの方が被着性が強
い。すなわち、フオスフオシリケートガラスに
1000〔℃〕程度で30〔min〕程度のグラスフローを
施した後、その伸縮によつて導体層の周辺部分に
モリブデンシリサイド層のハガレを生じる不要な
応力が発生するからである。〔発明の目的〕本発明の主なる目的は、多結晶シリコン層上部
に高融点金属層またはシリサイド層を被着して設
けられた導体層と、該導体層を覆うようにグラス
フローを施して設けられたフオスフオシリケート
ガラスからなる絶縁膜とを具備してなる半導体集
積回路装置の高融点金属層またはシリサイド層の
ハガレを防止することが可能な技術を提供するこ
とにある。本発明の他の目的は、半導体集積回路装置の信
頼性を向上することが可能な技術を提供すること
にある。本発明の他の目的は、半導体集積回路装置の動
作時間の高速化が可能な技術を提供することにあ
る。本発明の前記ならびにその他の目的と新規な特
徴は、本明細書の記述ならびに添付図面によつて
明らかになるであろう。〔発明の概要〕本願において開示される発明のうち、代表的な
ものの概要を簡単に説明すれば、下記のとおりで
ある。すなわち、多結晶シリコン層上部に高融点金属
層またはシリサイド層を被着して設けられた導体
層と、該導体層を覆うようにグラスフローを施し
て設けられたフオスフオシリケートガラスからな
る第１の絶縁膜との間に、グラスフローによる第
１の絶縁膜の高融点金属層またはシリサイド層の
ハガレを生じる不要な応力を緩和する程度の膜厚
を有する第２の絶縁膜を、少なくとも導体層を覆
うように設けたことにある。〔実施例〕以下、本発明の構成について、実施例とともに
詳細に説明する。本実施例は、折り返しビツト線方式を採用する
DRAMに適用した場合について、その説明をす
る。まず、具体的な構造について、説明する。第１図Ａは、本発明の一実施例を説明するため
の１つの記憶素子（以下、メモリセルという）を
示したDRAMの要部平面図、第１図Ｂは、第１
図ＡのＩ−Ｉ切断線における断面図である。なお、全図において、同一機能を有するものは
同一符号を付け、そのくり返しの説明は省略す
る。第１図Ａ，Ｂにおいて、１はシリコン単結晶か
らなるp^-型の半導体基板（p^-−Sub）であり、
DRAMを構成するためのものである。２はメモ
リセル等の半導体素子が形成されるべき領域の半
導体基板１主面部に設けられた絶縁膜であり、主
としてメモリセルの容量素子を構成するためのも
のである。３は半導体素子が形成されるべき領域
間の半導体基板１主面部に設けられたフイールド
絶縁膜であり、半導体素子間を電気的に分離する
ためのものである。４はフイールド絶縁膜３下部
の半導体基板１主面部に設けられたｐ型のチヤン
ネルストツパ領域であり、半導体素子間をより電
気的に分離するためのものである。５は後述する
容量素子を構成する導電プレートが形成されるべ
き領域の絶縁膜２およびフイールド絶縁膜３上部
に設けられた絶縁膜であり、容量素子を構成する
ためのものである。前記絶縁膜２、フイールド絶
縁膜３は、例えば酸化シリコン膜で形成し、前記
絶縁膜５は、絶縁膜２よりも誘電率の高い例えば
窒化シリコン膜を用いればよい。６は後述するス
イツチング素子となるMISFETが形成されるべ
き領域以外の絶縁膜５上部に設けられた多結晶シ
リコンからなる導電プレートであり、容量素子を
構成するためのものである。メモリセルの容量素
子Ｃは、主として、半導体基板１、絶縁膜２，５
および導電プレート６によつて構成されている。
７は導電プレート６を覆うように設けられた絶縁
膜であり、導電プレート６と後述するワード線と
を電気的に分離するためのものである。８は
MISFETが形成されるべき領域の半導体基板１
主面部に設けられた絶縁膜であり、主として
MISFETのゲート絶縁膜を構成するためのもの
である。９は絶縁膜７および絶縁膜８上部を列方
向に延在するように設けられた導体層であり、
MISFETが形成されるべき領域部分ではゲート
電極Ｇを構成し、その他の部分ではワード線WL
を構成するようになつている。導体層９は、
MISFETの“ON”、“OFF”動作時間を向上し、
DRAMの高速化を図るために、低抵抗値を有す
ることが要求される。９Ａは絶縁膜８，７上部に
設けられた多結晶シリコン層であり、導体層９を
構成するためのものである。９Ｂは多結晶シリコ
ン層９Ａ上部に被着して設けられた高融点金属の
モリブデンとシリコンとの化合物であるモリブデ
ンシリサイド（MoSi₂）からなるシリサイド層で
あり、導体層９を構成するためのものである。多
結晶シリコン層９Ａは、シリサイド層９Ｂに微量
に含有されるMISFETの電気的特性上好ましく
ない不純物を捕獲するようになつている。シリサ
イド層９Ｂは、多結晶シリコン層９Ａよりも低抵
抗値を有し、かつ、製造プロセスにおける種々の
処理工程雰囲気に対して多結晶シリコン層９Ａと
同様に安定性が高い。なおシリサイド層９Ｂは、
本実施例においてはモリブデンシリサイド層を用
いるが、高融点金属とシリコンとの化合物である
タンタルシリサイド（TaSi₂）、タングステンシ
リサイド（WSi₂）、チタンシリサイド（TiSi₂）
を用いてもよい。また、シリサイド層９Ｂは、そ
れよりも低抵抗値の高融点金属層、例えばモリブ
デン、タングステン、タンタル、チタンであつて
もよい。高融点金属は、DRAMの製造プロセス
における熱処理工程に対処することができるもの
である。１０はMISFETが形成されるべき領域
の導体層９すなわちゲート電極Ｇ両側部の半導体
基板１主面部に設けられたn⁺型の半導体領域で
あり、ソース領域およびドレイン領域として使用
されるもので、メモリセルのスイツチング素子と
なるMISFETを構成するためのものである。後
述するビツト線が接続される側の半導体領域１０
は、後述するフオスフオシリケートガラスに導入
する不純物が同様に導入され、部分的に半導体基
板１からの深さx_jが深くなつている。これは、当
該半導体領域１０に予期せぬ過大電圧が印加され
ても、該半導体領域１０と半導体基板１とのpn
接合（Junction）が破壊されるのを防止するため
のものである。メモリセルのスイツチング素子で
あるMISFETQ_oは、主として、導体層９による
ゲート電極Ｇ、絶縁膜８およびゲート電極Ｇ両側
部の半導体基板１主面部に設けられた一対の半導
体領域１０によつて構成される。１１は導体層９を覆うように全面に設けられた
絶縁膜であり、後述するフオスフオシリケートガ
ラスのグラスフローによつて生じるシリサイド層
９Ｂのハガレの原因となる不要な応力を緩和し、
多結晶シリコン層９Ａとシリサイド層９Ｂとのハ
ガレを防止するためのものである。絶縁膜１１と
して、シリサイド層９Ｂのハガレを生じる不要な
応力を緩和するために、例えば化学的気相析出
〔以下、CVD（Ｃhemical Ｖapour Ｄ
eposition）という〕技術による酸化シリコン膜
（SiO₂膜）を用いればよい。また、絶縁膜１１
は、CVD技術による窒化シリコン膜、プラズマ
CVD技術による酸化シリコン膜および窒化シリ
コン膜、グラスフローを生じない低いリン不純物
濃度（4mol％以下）を有するフオスフオシリケ
ートガラス膜等を用いてもよい。１２は導体層９
を覆うように全面に設けられたフオスフオシリケ
ートガラス（PSG）膜からなる絶縁膜であり、
導体層９と後述するビツト線とを電気的に分離
し、かつ、多層化による起伏部を緩和し、上部導
体層の被着性を向上するためのものである。この
絶縁膜１２は、多層化による起伏部を緩和するた
めに、リン不純物濃度を10〔mol％〕程度にして
グラスフローを施してある。このグラスフローに
よつて、絶縁膜１２は、その伸縮の際、シリサイ
ド層９Ｂのハガレを生じる不要な応力を発生す
る。しかしながら、本実施例は、導体層９を覆う
ように絶縁膜１１を設けたので、前記応力を緩和
し、シリサイド層９ＢのハガレによるDRAMの
不良を防止することができる。１３は後述するビ
ツト線が接続されるべき半導体領域１０上部の絶
縁膜８，１１，１２を選択的に除去して設けられ
た接続孔であり、それらを電気的に接続するため
のものである。１４は所定の接続孔１３を介して
半導体領域10と電気的に接続し、絶縁膜１２上部
を行方向に延在するように設けられたビツト線
（BL）であり、“１”、“０”の情報となる電荷を
伝達するためのものである。ビツト線１４として
は、例えばアルミニウム膜を用いればよい。前記ハガレを防止するという目的を達成するた
めに、絶縁膜１１は一定の厚さ以上の膜厚を有す
ることが要求される。以下に、この点について、
本発明者が行つた実験結果およびこれに対する考
察について述べる。表１は、絶縁膜１１の膜厚〔Å〕を変化させた
ときの、多結晶シリコン層９Ａとシリサイド層９
Ｂとのハガレの有無を示す表である。ここで注意
しなければならないのは、表に示す膜厚は後述す
る第６図の状態での膜厚、すなわち絶縁膜１１を
形成直後の膜厚であることである。この理由は後
に示される。絶縁膜１１としては、高温低圧
（700〜800℃、0.1〜10Torr）でのCVD法により
形成したSiO₂膜と、通常（〜400〜℃、760Torr）
のCVD法により形成したSiO₂膜を用いた。表に
おいて、×印はハガレが多く発生したことを示す。
○印はハガレの無いことを示す。実際、１枚のウ
エーハあたりハガレの発生したチツプは０個ない
し１個であり、これもウエーハの周辺部のチツプ
に限定された。△印は多少ハガレが発生したこと
を示す。ハガレの発生したチツプの割合は全体の
約2/17であつた。以上より明らかなように、絶縁膜１１が０〔Å〕
つまり存在しないときは、ハガレが多発する。絶
縁膜１１が1500〔Å〕以上あるときはほぼ完全に
ハガレを防止できる。このハガレの原因となる応力の強さを示すと表
２のようになる。表２は、表に示す製造工程を終
えた状態で、ウエーハに生じている応力をウエー
ハそり量ｂ〔μｍ〕の形で示したものである。こ
の場合の絶縁膜１１は、前記高温低圧CVD法で
形成したSiO₂膜である。絶縁膜１１がないとき
は、グラスフローによるウエーハそり量の減少
（変化量）が大きい。3500〔Å〕の絶縁膜１１があ
るときはグラスフローによるウエーハそり量の減
少（変化量）が小さい。本発明者の検討によれ
ば、ハガレはウエーハそり量それ自体ではなく、
各工程を行うことによるウエーハそり量の変化量
に依存する。変化量が小さいときにはハガレは発
生せず、変化量が大きいときにはハガレが発生す
る。絶縁膜１１がグラスフローによるそり量の変
化を緩和する。すなわち、絶縁膜１１は応力の変
化を緩和する。また、絶縁膜１１が存在するので
グラスフローによる応力の変化時の力は、多結晶
シリコン層９Ａとシリサイド層９Ｂの界面には加
わらない。なお、ウエーハそり量は、第１０図に
示す方法でＡ〜Ｆ点でのそり量の平均を用いた。
また、本発明者は、ゲート電極９形成後でかつ絶
縁膜１１形成前の各工程でもウエーハそり量が変
化することを確認した。これらの各工程間でのウ
エーハそり量の変化もハガレに関係していると考
えられる。しかし、現実にハガレが生ずるのはグ
ラスフロー時であり、これは本発明により防止で
きることを確認している。表１によれば、絶縁膜１１が1000〔Å〕のとき
は、膜の形成方法によつてハガレの発生率が異な
る。この点について、本発明者が検討したとこ
ろ、次の事実が明らかとなつた。すなわち、絶縁
膜１１としてSiO₂膜を用いた場合、膜中にPSG
膜１２からリンが拡散する。リンの拡散の度合
（速度）は、高温低圧CVD法によるSiO₂膜と、通
常のCVD法によるCiO₂膜とでは異なり、前者の
方が小さい。膜の緻密さが異なるからである。リ
ンが拡散したSiO₂膜は、その性質がPSG膜と同
じくなる。絶縁膜１１は1000〔Å〕と薄いため、
リンを含まない純粋なSiO₂膜は実質的に存在せ
ず、その上部（PSG膜１２側）のリン濃度は
PSG膜１２に近いかなり高い濃度を有している。
そして、拡散したリン濃度が一定以上となつてい
る絶縁膜１１の上部が、グラスフロー時に同時に
リフローされてしまつていることが判明した。な
お、拡散したリンの濃度は、PSG膜１２のリン
濃度およびグラスフローの温度、時間に依存す
る。また、リン濃度が４〔mol％〕以上に達する
と流動性を持つ。さらにこの事実に基づいて検討した結果、絶縁
膜１１のうち前記グラスフロー時に同時にリフロ
ーされずに残る部分の厚さが一定厚さ以上あれば
ハガレが生じないことを発見した。この厚さは
600〔Å〕程度あればよい。この600〔Å〕程度のリ
フローされずに残る部分の厚さを得るためには、
高温低圧CVD法によるSiO₂膜では形成時の膜厚
が1000〔Å〕、通常のCVD法によるSiO₂膜ではこ
れよりもやや厚く形成する必要がある。したがつて、絶縁膜１１がフオスフオシリケー
トガラス膜をグラスフローさせるためのリンが導
入されにくい例えば窒化シリコン膜等である場
合、絶縁膜１１を形成時に約600〔Å〕程度以上の
膜厚を有していれば、充分にシリサイド層９Ｂの
ハガレを生じる不要な応力を緩和することができ
る。絶縁膜１１が前記グラスフローさせるための
不純物が導入される例えば酸化シリコン膜等であ
る場合は、リンが高濃度に導入されリフローされ
てしまう部分を考慮し、前記不要な応力を緩和す
る部分が600〔Å〕程度の膜厚で存在するようにし
なければならない。このためには、その製造プロ
セスにおける絶縁膜１１形成工程において、その
膜厚を制御する必要がある。絶縁膜１１が窒化シ
リコン膜であるときは、形成時の膜厚が600〔Å〕
程度でよい。この値は、表１から推定されるよう
に、膜の形成方法によつて多少異なる。酸化シリ
コン膜のときは前述のとおりである。１〔mol％〕
程度のリン濃度のPSG膜であるときは、酸化シ
リコン膜の場合よりもさらに厚く形成する必要が
ある。これにより、前記のハガレを防止できる。
換言すれば、表２で述べた応力の変化量を小さく
できる。なお、絶縁膜１１および１２の合計の膜厚、つ
まり層間絶縁膜の膜厚としては望ましい膜厚があ
る。不要な不純物がMISFETの絶縁膜８に導入
されてその電気的特性に影響を及ぼさないように
するため、フオスフオシリケート膜とによつて導
電層間の充分な電気的分離をするためには厚い方
がよい。一方、ビツト線接続のための接続孔の加
工の容易性等の点からは全体の膜厚は薄い方がよ
い。絶縁膜１１がSiO₂膜の場合はPSG膜とのエ
ツチングレートの差異を考慮する必要がある。さ
らに、PSG膜のグラスフローによる平坦化のた
めにはPSG膜にも一定以上の厚さが必要である。
以上の点から、絶縁膜１１の厚さは4000〔Å〕以
下が望ましい。特にSiO₂膜のときはこの値は望
ましい。なお、製造条件のバラツキを考慮して、絶縁膜
１１の形成時の厚さを決定するのがよい。SiO₂
膜の場合、形成時の膜厚を1500〜3500〔Å〕にす
るのが最も望ましい。次に、具体的な製造方法について、説明する。第２図Ａ、第３図Ａ、第４図Ａ、第５図、第６
図および第７図Ａは、本発明の一実施例を説明す
るための各製造工程における１つのメモリセルを
示したDRAMの要部平面図および要部断面図で
あり、第２図Ｂは、第２図Ａの−切断線にお
ける断面図、第３図Ｂは、第３図Ａの−切断
線における断面図、第４図Ｂは、第４図Ａの−
切断線における断面図、第７図Ｂは、第７図Ａ
の−切断線における断面図である。まず、シリコン単結晶からなるp^-型の半導体
基板１を用意する。そして、第２図Ａ，Ｂに示す
ように、半導体素子形成領域の半導体基板１主面
部に、半導体素子形成領域間の半導体基板１主面
部にフイールド絶縁膜３を形成し、同時にフイー
ルド絶縁膜３下部の半導体基板１主面部にｐ型の
チヤンネルストツパ領域４を形成する。フイール
ド絶縁膜３を形成した領域以外の基板１表面に絶
縁膜２を、例えば表面の熱酸化技術によりその膜
厚を300〜500〔Å〕程度のSiO₂膜として形成す
る。前記フイールド絶縁膜３は、例えば周知の基
板１の選択的な熱酸化技術により酸化シリコン膜
を用い、その膜厚を１〔μｍ〕程度にすればよい。第２図Ａ，Ｂに示す工程の後に、絶縁膜２およ
びフイールド絶縁膜３上部全面に絶縁膜５を形成
する。この絶縁膜５は、例えばCVD技術による
窒化シリコン膜を用い、その膜厚を100〜200〔Å〕
程度にすればよい。図示されていないが、窒化シ
リコン膜からなる絶縁膜５上部には、該絶縁膜５
と後の工程によつて形成される導電プレートとの
熱膨張率の差による応力を緩和する等のために、
例えば30〜50〔Å〕程度の膜厚を有する酸化シリ
コン膜を形成している。この後、メモリセルのス
イツチング素子となるMISFETが形成されるべ
き領域以外の絶縁膜５上部に導電プレート６を選
択的に形成する。この導電プレート６は、例えば
CVD技術による多結晶シリコン膜を用い、その
膜厚を3000〜5000〔Å〕程度にし、リンを導入し
て低抵抗化したものを用いればよい。そして、露
出している絶縁層５をマスクとして用い、導電プ
レート６である多結晶シリコン層を熱酸化して第
３図Ａ，Ｂに示すように、導電プレート６を覆う
絶縁膜（SiO₂膜）７を選択的に形成する。なお、
第３図Ａおよび後述する第４図Ａは、導電プレー
ト６のパターンを明確にし、かつ、その図面を見
易くするために、各導体層間に設けられるべき絶
縁膜、すなわち、絶縁膜７は図示しない。第３図Ａ，Ｂに示す工程の後に、MISFETが
形成されるべき領域の絶縁膜５，２を選択的に除
去して半導体基板１を露出させる。そして、露出
された半導体基板１主面部に、絶縁膜８を形成す
る。この絶縁膜８は、主として、MISFETのゲ
ート絶縁膜を構成し得るように、例えば基板表面
の熱酸化による酸化シリコン膜を用い、その膜厚
を500〜600〔Å〕程度にすればよい。そして、ワ
ード線およびMISFETのゲート電極を形成する
ために、絶縁膜７および絶縁膜８上部全面に、多
結晶シリコン層９Ａを形成し、さらに、その上部
全面にシリサイド層９Ｂを被着させて形成する。
前記多結晶シリコン層９Ａは、例えばCVD技術
によつて形成し、リンを導入して低抵抗化したも
のを用い、その膜厚を2000〜3000〔Å〕程度にす
ればよい。また、前記シリサイド層９Ｂは、スパ
ツタリング技術によるモリブデンシリサイド膜を
用い、その膜厚を2500〜3500〔Å〕程度に形成す
ればよい。この後、シリサイド層９Ｂおよび多結
晶シリコン層９Ａに選択的にパターニングを施
し、第４図Ａ，Ｂに示すように、ワード線WLお
よびMISFETのゲート電極Ｇとなる導体層９を
形成し、アルゴンガス等の不活性ガス雰囲気中で
1000〔℃〕程度の熱処理を施す。なお、この熱処
理は、導体層９形成のためのパターニング前に施
してもよい。第４図Ａ，Ｂに示す工程の後に、MISFETが
形成されるべき領域の導体層９，Ｇ両側部の絶縁
膜８を介して半導体基板１主面部に、第５図に示
すように、n⁺型の半導体領域１０を形成する。
この半導体領域１０は、導体層９，Ｇおよび絶縁
膜７を不純物導入のためのマスクとして用い自己
整合（self aligiment）によつて、例えばイオン
注入技術により形成すればよい。その場合は、70
〜90〔KeV〕程度のエネルギを用い、1.0×10¹⁵〜
1.0×10¹⁷〔原子個／cm²〕程度のヒ素（As）イオン
不純物を導入すればよい。第５図に示す工程の後に、後の工程によつて形
成されるフオスフオシリケートガラス膜のグラス
フローによるシリサイド層９Ｂのハガレを生じる
不要な応力を緩和するために、第６図に示すよう
に、導体層９を覆うような絶縁膜１１を全面に形
成する。この絶縁膜１１は、例えば700〜800〔℃〕
程度の高温で常圧よりも低圧力で施すCVD技術
による酸化シリコン膜を用いればよい。一方、前述した理由により、絶縁膜１１の膜厚
は、1000〔Å〕程度以上が必要とされる。本実施
例においては、絶縁膜１１の膜厚は、1000〜4000
〔Å〕程度望ましくは1500〜3500〔Å〕程度にすれ
ばよい。第６図に示す工程の後に、フオスフオシリケー
トガラスからなる絶縁膜１２を形成する。この絶
縁膜１２は、グラスフローを施すために、例えば
10〔mol％〕程度のリン不純物濃度を有し、その
膜厚を6000〜9000〔Å〕程度に形成すればよい。
そして、後の工程によつて形成されるビツト線と
接続せすべき所定の半導体領域１０上部の絶縁膜
８，１１，１２を選択的に除去し、接続孔１３を
形成する。この後、絶縁膜１２上部に形成される
導体層の被着性を向上するために、1000〔℃〕程
度で30〔min〕程度のグラスフローを施し、多層
化による絶縁膜１２上面部の起伏部を緩和し、平
坦化を促進する。そして、第７図Ａ，Ｂに示すよ
うに、接続孔１３を介して半導体領域１０と電気
的に接続され、絶縁膜１２上部を行方向に延在す
るように、ビツト線１４を選択的に形成する。ビ
ツト線１４は、例えばアルミニウム膜を用い、そ
の膜厚を0.8〜1.0〔μｍ〕程度にすればよい。な
お、半導体領域１０は、不純物導入時およびそれ
以後の種々の熱処理工程によつて拡散され、所定
の深さ（xj）を有するように形成される。また、
ビツト線１４と接続された半導体領域１０は、グ
ラスフロー時に接続孔１３部分を介してリン不純
物が導入され、他の部分に比べて部分的に深く形
成されるようになつている。なお、絶縁膜１１は、その形成後の種々の熱処
理工程において、絶縁膜１２のグラスフローのた
めの不純物がその上部に導入され、該導入された
部分においてグラスフローを生じやすくなるが、
それを考慮してあるので、結果的に、シリサイド
層９Ｂのハガレを防止する部分が存在することに
なる。すなわち、DRAMの完成時において、絶
縁膜１２のグラスフローによるシリサイド層９Ｂ
のハガレを生じる不要な応力を緩和するための絶
縁膜１１は、600〔Å〕程度以上の膜厚を有してい
ればよい。これら一連の製造工程によつて、本実施例の
DRAMは完成する。また、この後に、保護膜等
の処理工程を施してもよい。また、本実施例においては、絶縁膜１１によつ
て、グラスフローによる絶縁膜１２のシリサイド
層９Ｂのハガレを生じる不要な応力を緩和した
が、フオスフオシリケートガラスからなる絶縁膜
１２Ａに、前記グラスフローの機能と前記不要な
応力を緩和する機能とを具備させてもよい。第８図は、本発明の一実施例を説明するための
フオスフオシリケートガラスからなる絶縁膜１２
Ａのリン不純物濃度分布を示す図である。第８図において、横軸は、導体層９と絶縁膜１
２Ａとの境界部からの絶縁膜（PSG）１２の膜
厚（×10³〔Å〕）であり、縦軸は、リン不純物濃
度〔mol％〕を示したものである。この場合にお
いて、絶縁膜１２Ａの膜厚は、例えば8000〜
12000〔Å〕程度あればよい。同図から明らかなように、導体層９を覆う絶縁
膜１２Ａの導体層９近傍部分、すなわち、1000〜
2000〔Å〕程度以下の部分は、リン不純物濃度が
極めて低くなつている。絶縁膜１２Ａがグラスフ
ローを生じるために必要なリン不純物濃度は、４
〔mol％〕程度以上である。従つて、導体層９を
覆う絶縁膜１２Ａの導体層９近傍部分のリン不純
物濃度を、その他の部分よりも低く、具体的には
４〔mol％〕程度以下にすればよい。これによつ
て、グラスフローによる絶縁膜１２Ａのシリサイ
ド層９Ｂのハガレを生じる不要な応力を、導体層
９近傍部分の絶縁膜１２Ａで緩和することができ
る。この絶縁膜１２Ａの具体的な製造方法として
は、導体層９を覆うようにCVD技術でフオスフ
オシリケートガラス膜を形成し、この後、その上
面部から所定の深さまで、グラスフローを生じる
ように、リン不純物をフオスフオシリケートガラ
ス膜に導入すればよい。これは、同一の形成炉で
施すことができるので、大幅な製造プロセスの増
加にはならない。以上の説明では、主に、DRAMのメモリセル
アレイを構成するメモリセルについて具体的に説
明したが、次に、DRAMの周辺回路を構成する
相補型のMISFET〔以下、CMIS（Ｃ
omplementary ＭＩＳFET）という〕について
説明する。第９図は、本発明の一実施例の具体的な構造を
説明するためのDRAMの周辺回路における要部
断面図である。第９図において、１Ａは半導体基板１の所定主
面部に設けられたn^-型のウエル領域（n^-−well）
であり、ｐチヤンネルMISFETを構成するため
のものである。４Ａはフイールド絶縁膜３下部の
ウエル領域１Ａ主面部に設けられたｎ型のチヤン
ネルストツパ領域であり、ｐチヤンネル
MISFET等の半導体素子間を電気的に分離する
ためのものである。８Ａはｐチヤンネル
MISFET等の半導体素子が形成されるべき領域
のウエル領域１Ａ主面部に設けられた絶縁膜であ
り、主として、ｐチヤンネルMISFETのゲート
絶縁膜を構成するためのものである。１０Ａはｐ
チヤンネルMISFETが形成されるべき領域の導
体層９，Ｇ両側部の絶縁膜８Ａを介したウエル領
域１Ａ主面部に設けられたp⁺型の半導体領域で
あり、ｐチヤンネルMISFETを構成するための
ものである。ｐチヤンネルMISFETQ_pは、主と
して、導体層９によるゲート電極Ｇ、絶縁膜８Ａ
およびゲート電極Ｇ両側部のウエル領域１Ａ主面
部に設けられた一対の半導体領域１０Ａによつて
構成される。絶縁膜１１は、前述と同様に、導体
層９を覆うように設けられたものであり、グラス
フローによるフオスフオシリケートガラスからな
る絶縁膜１２のシリサイド層９Ｂのハガレを生じ
る不要な応力を緩和するためのものである。さら
に、絶縁膜１１は、導体層９と同時に、半導体領
域１０，１０Ａ上部を覆うように設けられてい
る。これは、MISFETQ_o，Q_pの絶縁膜８，８Ａ
が例えば500〜600〔Å〕程度と非常に薄いために、
グラスフローを施すべく絶縁膜１２に導入するリ
ン不純物が絶縁膜８，８Ａを介して半導体領域１
０，１０Ａに不要に導入されるのを防止するため
のものである。すなわち、絶縁膜１１は、シリサ
イド層９Ｂのハガレを防止するとともに、その時
点において不要なリン不純物の導入が防止される
ので、MISFETQ_o，Q_pの電気的特性が影響され
ないようにするためのものである。特に、CMIS
においては、MISFETQ_pの半導体領域１０Ａ表
面近傍部の不純物濃度が低下し、その部分の抵抗
値が増加して動作時間の低下等を発生しやすいの
で、極めて有効である。１３ＡはMISFETQ_oの
所定の半導体領域１０上部の絶縁膜８，１１，１
２を選択的に除去して設けられた接続孔であり、
半導体領域１０と後述する配線とを電気的に接続
するためのものである。１３ＢはMISFETQ_pの
所定の半導体領域１０Ａ上部の絶縁膜８Ａ，１
１，１２を選択的に除去して設けられた接続孔で
あり、半導体領域１０Ａと後述する配線と電気的
に接続するためのものである。１４Ａは接続孔１
３Ａを介して半導体領域１０と電気的に接続する
ように絶縁膜１２上部に設けられた配線である。
１４Ｂは接続孔１３Ｂを介して半導体領域１０Ａ
と電気的に接続するように絶縁膜１２上部に設け
られた配線である。〔効果〕多結晶シリコン層上部に高融点金属層または高
融点金属とシリコンとの化合物によつて形成され
たシリサイド層を被着して設けられた導体層と、
該導体層を覆うようにグラスフローを施して設け
られたフオスフオシリケートガラスからなる第１
の絶縁層とを具備してなる半導体集積回路装置に
おいて、以下に述べるような効果を得ることがで
きる。 (1) 前記導体層と第１の絶縁膜との介在部であつ
て、少なくとも導体層を覆うように所定の膜厚
を有する第２の絶縁膜を設けることによつて、
グラスフローによる第１の絶縁膜のシリサイド
層のハガレを生じる不要な応力（又は応力の変
化）を緩和し、該不要な応力が導体層に影響を
及ぼさないようにすることができるので、シリ
サイド層のハガレのない信頼性の高い半導体集
積回路装置を提供することができる。 (2) 前記第１の絶縁膜の少なくとも導体層を覆う
その近傍部分に、そのリン不純物濃度をグラス
フローを生じない程度以下にした所定の膜厚を
有する第２の絶縁膜を設けることによつて、グ
ラスフローによる第１の絶縁膜のシリサイド層
のハガレを生じる不要な応力（又は応力の変
化）を緩和し、該不要な応力が導体層に影響を
及ぼさないようにすることができるので、シリ
サイド層のハガレのない信頼性の高い半導体集
積回路装置を提供することができる。 (3) (1)もしくは(2)によつて、多結晶シリコン層と
それよりも低抵抗値の高融点金属層またはシリ
サイド層とによる導体層を使用することがで
き、アルミニウムまたはその合金等を使用する
ことができない導電層の配線抵抗値を低減する
ことができるので、動作時間を向上することが
可能な半導体集積回路装置を提供することがで
きる。さらに、前記導体層をゲート電極とし、その
両側部の半導体基板もしくは該半導体基板に設
けられたウエル領域主面部に設けられた一対の
半導体領域によつて構成されたMISFETを具
備してなる半導体集積回路装置において、以下
に述べるような効果を得ることができる。 (4) 前記ゲート電極（導体層）および前記半導体
領域と第１の絶縁膜との介在部であつて、ゲー
ト電極を覆い、かつ、前記半導体領域上部を覆
うように所定の膜厚を有する第２の絶縁膜を設
けることによつて、グラスフローによる第１の
絶縁膜のシリサイド層のハガレを生じる不要な
応力を緩和し、該不要な応力がゲート電極に影
響を及ぼさないようにすることができ、かつ、
グラスフローを施すために第１の絶縁膜に導入
するリン不純物の半導体領域への不要な導入を
防止することができるので、シリサイド層のハ
ガレを防止し、かつ、MISFETの電気的特性
の安定化が可能となり、信頼性の高い半導体集
積回路装置を提供することができる。以上、本発明者によつてなされた発明を実施例
にもとづき具体的に説明したが、本発明は前記実
施例に限定されるものではなく、その要旨を逸脱
しない範囲において種々変更し得ることは勿論で
ある。例えば、前記実施例は、DRAMに適用し
た場合について説明したが、導体層として多結晶
シリコン層と高融点金属層またはシリサイド層と
を有し、その上部に起伏部を緩和するフオスフオ
シリケートガラスからなる絶縁膜とを具備してな
るSRAM（Ｓtatic Ｒandom Ａccess Ｍ
emory）、マスクROM（Ｒead Ｏnly Ｍemory）
等の半導体集積回路装置に適用することができ
る。〔利用分野〕以上の説明では、主として本発明者によつてな
された発明をその背景となつた利用分野である半
導体集積回路装置に適用した場合について説明し
たが、それに限定されるものではなく、例えば、
配線基板における多層配線技術等に適用すること
ができる。

【表】

【表】【図面の簡単な説明】

第１図Ａは、本発明の一実施例を説明するため
のDRAMの要部平面図、第１図Ｂは、第１図Ａ
の−切断線における断面図、第２図Ａ、第３
図Ａ、第４図Ａ、第５図、第６図および第７図Ａ
は、本発明の一実施例を説明するための各製造工
程におけるDRAMの要部平面図および要部断面
図、第２図Ｂは、第２図Ａの−切断線におけ
る断面図、第３図Ｂは、第３図Ａの−切断線
における断面図、第４図Ｂは、第４図Ａの−
切断線における断面図、第７図Ｂは、第７図Ａの
−切断線における断面図、第８図は、本発明
の一実施例を説明するためのフオスフオシリケー
トガラスからなる絶縁膜のリン不純物濃度分布を
示す図、第９図は、本発明の一実施例を説明する
ためのDRAMの周辺回路における要部断面図、
第１０図は、ウエーハそり量の測定方法を示すた
めの図である。図中、１……半導体基板、１Ａ……ウエル領
域、２，５，７，８，８Ａ……絶縁膜、３……フ
イールド絶縁膜、４，４Ａ……チヤンネルストツ
パ領域、６……導電プレート、９……導体層、９
Ａ……多結晶シリコン層、９Ｂ……シリサイド
層、１０，１０Ａ……半導体領域、１１……絶縁
膜（第２の絶縁膜）、１２，１２Ａ……絶縁膜
（第２の絶縁膜）、１３，１３Ａ，１３Ｂ……接続
孔、１４……ビツト線、１４Ａ，１４Ｂ……配
線、Q_o，Q_p……MISFET、Ｇ……ゲート電極、
WL……ワード線である。

Claims

【特許請求の範囲】１多結晶シリコン層上部に高融点金属層または
高融点金属とシリコンとの化合物によつて形成さ
れたシリサイド層を被着して設けられた導体層
と、該導体層を覆うようにグラスフローを施して
設けられたフオスフオシリケートガラスからなる
第１の絶縁層とを備え、前記導体層と第１の絶縁
層との間に、グラスフローによる第１の絶縁層の
高融点金属層またはシリサイド層のハガレを生じ
る不要な応力を緩和する程度の膜厚を有する第２
の絶縁層を具備してなることを特徴とする半導体
集積回路装置。２前記導体層は、多結晶シリコン層上部にモリ
ブデン層またはモリブデンシリサイド層を被着し
てなることを特徴とする特許請求の範囲第１項記
載の半導体集積回路装置。３前記第２の絶縁層は、化学的気相析出技術に
よる酸化シリコン膜または窒化シリコン膜である
ことを特徴とする特許請求の範囲第１項記載の半
導体集積回路装置。４前記第２の絶縁層は、プラズマを用いた化学
的気相析出技術による酸化シリコン膜または窒化
シリコン膜であることを特徴とする特許請求の範
囲第２項記載の半導体集積回路装置。５前記第２の絶縁層は、化学的気相析出技術に
よるグラスフローを生じない低濃度のフオスフオ
シリケートガラス膜であることを特徴とする特許
請求の範囲第１項記載の半導体集積回路装置。６前記第２の絶縁層は、600〔Å〕程度以上の膜
厚を有することを特徴とする特許請求の範囲第１
項記載の半導体集積回路装置。７前記第２の絶縁層は、600〔Å〕程度以上4000
〔Å〕程度以下の膜厚を有することを特徴とする
特許請求の範囲第１項記載の半導体集積回路装
置。８多結晶シリコン層上部に高融点金属層または
高融点金属とシリコンとの化合物によつて形成さ
れたシリサイド層を被着して設けられた導体層
と、該導体層を覆うようにグラスフローを施して
設けられたフオスフオシリケートガラスからなる
第１の絶縁層とを備え、前記第１の絶縁層の前記
導体層を覆うその近傍部分に、グラスフローによ
る第１の絶縁層の高融点金属層またはシリサイド
層のハガレを生ずる不要な応力を緩和する程度の
膜厚を有する第２の絶縁層を具備してなることを
特徴とする半導体集積回路装置。９前記第２の絶縁層は、前記第１の絶縁層の近
傍部分を、グラスフローの生じない程度の不純物
濃度にして形成したことを特徴とする特許請求の
範囲第８項記載の半導体集積回路装置。１０多結晶シリコン層上部に高融点金属層また
は高融点金属とシリコンとの化合物によつて形成
されたシリサイド層を被着して設けられた導体層
と、該導体層両側部の半導体基板もしくはウエル
領域の主面部に設けられたソース領域またはドレ
イン領域として使用される一対の半導体領域とに
よつて構成された絶縁ゲート型電界効果トランジ
スタと、該絶縁ゲート型電界効果トランジスタを
覆うようにグラスフローを施して設けられたフオ
スフオシリケートガラスからなる第１の絶縁層と
を備え、前記絶縁ゲート型電界効果トランジスタ
と第１の絶縁層との間に、グラスフローによる第
１の絶縁層の高融点金属層またはシリサイド層の
ハガレを生じる不要な応力を緩和する程度の膜厚
を有し、かつ、グラスフローを施すために第１の
絶縁膜に導入する不純物が、半導体領域に不要に
導入されるのを防止する程度の膜厚を有する第２
の絶縁層を具備してなることを特徴とする半導体
集積回路装置。１１前記第２の絶縁層は、不要な応力を緩和す
る程度の膜厚として、600〔Å〕程度以上の膜厚を
備えたことを特徴とする特許請求の範囲第１０項
記載の半導体集積回路装置。１２前記第２の絶縁層は、半導体領域への不要
な不純物の導入を防止する程度の膜厚として、
600〔Å〕程度以上の膜厚を備えたことを特徴とす
る特許請求の範囲第１０項記載の半導体集積回路
装置。１３前記第２の絶縁層は、その製造工程におい
て、1000〔Å〕程度以上の膜厚で形成されること
を特徴とする特許請求の範囲第１０項記載の半導
体集積回路装置。