JPS60109251A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔技術分野〕 本発明は、半導体集積回路装置に適用して有効な技術に
関するものであり、特に、多結晶シリコン層上部に高融
点金属層または高融点金属とシリコンとの化合物によっ
て形成されたシリサイド層を被着して設けられた導体層
を具備する半導体集積回路装置に適用して有効な技術に
関するものである。

〔背景技術〕

半導体集積回路装置は、動作時間の高速化、高集積化の
傾向にある。その需要が極めて多い折り返しビット線方
式を採用するダイナミック型ランダムアクセスメモリ〔
以下、Ｄ　ＲＡＭ　（ＤｙｎａｍｉｃＲａｎｄｏｍ　Ａ
ｃｃｅｅｓ　Ｍｅｍｏｒｙ）という〕では、高速化を実
現するために、ワード線抵抗を低減することが重要な課
題の１つとなっている。そこで、多結晶シリコン層上部
に高融点金属とシリコンとの化合物であるシリサイド層
を被着した導体層を、ワード線として使用することが考
えられる。シリサイド層は、多結晶シリコン層に比べて
低い抵抗値を有しており、製造プロセスにおける種々の
処理工程雰囲気に対して多結晶シリコン層と同様に極め
て安定性が良いという特徴を備えている。多結晶シリコ
ン層は、半導体技術における実績が豊富でその信頼性は
極めて高く、前記シリサイド層に含有された高融点金属
が半導体集積回路装置の電気的特性に影響を及ぼさない
ように防止する作用がある。ＤＲＡＭにおいては、記憶
素子のスイッチング素子となる絶縁ゲート型電界効果ト
ランジスタ（以下、ＭＩＳＦＥＴという）のゲート電極
と前記ワード線とを同一製造工程によって一体化して形
成する場合が多く、特にＭＩ　５ＦＥＴのしきい値電圧
の変動を生じないように、シリサイド層の下部に多結晶
シリコン層を投げることが必要とされる（特開昭５７−
１９４５６７号公報）。

かかる技術において、多結晶シリコン層とモリブデンシ
リサイド（ＭｏＳｉ、）層とによってワード線を構成し
、該ワード線上部に形成するアルミニウムからなるビッ
ト線の信頼性を向上するために、それらの層間絶縁膜と
してフォスフオシリケードガラｘ　（Ｐｈｏｓｐｈｏ　
５ｉｌｉｃａｔｅ　Ｇｌａｓｓ）を用い、１０［ｍｏ１
％〕程度にリン濃度を大にし℃、平坦化を促進すべく周
知のグラスフロー（米国特許第３８２５４４２号）を施
すと、以下に述べるような事実が本発明者によって発見
された。すなわち、多結晶シリコン層上部に被着しくい
るべきモリブデンシリサイド層が、多結晶シリコン層と
の境界部分の周辺部分（端部）において、多結晶シリコ
ン層からのハガレを生じることである。この事実は、ワ
ード線だけでなく、多結晶シリコン層とモリブデンシリ
サイド層とで形成した導体層を備えたＤＲＡＭの周辺回
路部分においても生じる。そして、一部分のみのハガレ
だけでなく、完全に多結晶シリコン層から剥離してしま
うことも、本発明者によって確認されている。この結果
１本発明者によれば、所望の設計による電気的特性を得
ることができず、ＤＲＡＭとして不良ＶＣなるであろう
と推測している。

本発明者は、この事実が以下に述べるような原因によっ
て生じるであろうと考察している。多結晶シリコン層お
よびモリブデンシリサイド層に比べてフォスフオシリケ
ードガラスの方が熱膨張率が大きく、さらに、多結晶シ
リ２フ層とモリブデンシリサイド層に比べてモリブデン
シリサイド層とフォスフオシリケードガラスの方が被着
性が強い。すなわち、フォスフオシリケードガラスに１
０００　（’Ｃ〕ａ度で３０　［ｍｉｎ］程度のグラス
フローを施した後、その伸縮によって導体層の周辺部分
にモリブデンシリサイド層のハガレを生じる不要な応力
が発生するからである。

〔発明の目的〕

本発明の主なる目的は、多結晶シリコン層上部に高融点
金属層またはシリサイド層を被着して設けられた導体層
と、該導体層を覆うようにグラス７０−をｍして設けら
れた７オス７オシリケートガラスからなる絶縁膜とを具
備してなる半導体集積回路装置の高融点金属層またはシ
リサイド層のハガレを防止することが可能な技術を提供
することにある。

本発明の他の目的は、半導体集積回路装置の信頼性を向
上することが可能な技術を提供することにある。

本発明の他の目的は、半導体集積回路装置の動作時間の
高速化が可能な技術を提供することにある。

本発明の前記ならびにその他の目的と新規な特徴は、本
明細書の記述ならびに添付図面によって明らかになるで
あろう。

〔発明の概要〕

本願において開示される発明のうち、代表的なものの概
要を簡単に説明すれば、下記のとおりである。

すなわち、多結晶シリコン層上部に高融点金属層または
シリサイド層を被着して設けられた導体層と、該導体層
を覆うようにグラスフローを施して設けられたフォスフ
オシリケードガラスからなる第１の絶縁膜どの間に、グ
ラスフローによる第１の絶縁膜の高融点金属層またはシ
リサイド島のハガレを生じる不要な応力を緩和する程度
の膜厚を有する第２の絶縁膜を、少なくとも導体層を覆
うように設けたことにある。

〔実施例〕

以下、本発明の構成について、実施例とともに詳細に説
明する。

本実施例は、折り返しビット線方式を採用するＤＲＡＭ
に適用した場合について、その説明をする。

まず、具体的な構造について、説明する。

第１図（５）は、本発明の一実施例を説明するための１
つの記憶素子（以下、メモリセルという）を示したＤＲ
ＡＭの要部平面図、第４図（Ｂｌは、第１回置の１−１
切断線における断面図である。

なお、全図において、同一機能を有するものは同一符号
を付け、そのくり返しの説明は省略する。

第１図（Ａｊ、　（Ｂｌにおいて、ｌはシリコン単結晶
からなるｐ−型の半導体基板（ｐ　−−８ｕｂ　）であ
り、ＤＲＡＭを構成するためのものである。２はメモリ
セル等の半導体素子が形成されるべき領域の半導体基板
１主面部に設けられた絶縁膜であり、主としてメモリセ
ルの容量素子を構成するためのものである。３は半導体
素子が形成されるべき領域間の半導体基板１主面部に設
けられたフィールド絶縁膜であり、半導体素子間を電気
的に分離するためのものである。４はフィールド絶縁１
３３下部の半導体基板１主面部に設けられたｐ型のチャ
ンネルストッパ領域であり、半導体素子間をより電気的
特性上するためのものである。５は後述する容量素子を
構成する導電プレートが形成されるべき領域の絶縁膜２
およびフィールド絶縁膜３上部に設けられた絶縁膜であ
り、容量素子を構成するためのものである。前記絶縁膜
２．フィールド絶縁膜３は１例えば酸化シリコン膜で形
成し、前記絶縁膜５は４１縁膜２よりも誘電率の高い例
えば窒化シリコン膜を用いればよい。６は後述するスイ
ッチング素子となるＭＩＳＦＥＴが形成されるべき領域
以外の絶縁膜５上部に設けられた多結晶シリコンからな
る導電プレートであり、容量素子を構成するためのもの
である。メーモリセルの容量素子Ｃは、主とし℃、半導
体基板１．絶縁膜２゜５および導電プレート６によつ七
構成されている。

７は導電プレート６を覆うように設けられた絶縁膜であ
り、導電プレート６と後述するワード線とを電気的に分
離するた沖のものである。８はＭＩＳＦＥＴが形成され
るべき領域の半導体基板ｌ主面部に設けられた絶縁膜で
あり、主としてＭＩＳＦＥＴのゲート絶縁膜を構成する
ためのものである。９は絶縁膜７および絶縁膜８上部を
列方向に延在するように設けられた導体層であり、ＭＩ
ＳＦＥＴが形成されるべき領域部分ではゲート電極（Ｇ
）を構成し、その他の部分ではワード線（ＷＬ）を構成
するようになっている。導体層９は、ＭＩＳＦＥＴのＯ
Ｎ″、”ＯＦＦ″ＦＦ時間を向上し、ＤＲＡＭの高速化
を図るために、低抵抗値を有することが要求される。９
Ａは絶縁膜８．７上部に設けられた多結晶シリコン層で
あり。

導体Ｍｉｉ９を構成するためのものである。９Ｂは多結
晶シリコン層９人上部に被着し℃設けられた高融点金属
のモリブデンとシリコンとの化合物であるモリブデンシ
リサイド（ＭｏＳｉｌ）からなるシリサイド層であり、
導体層９を構成するためのものである。多結晶シリコン
層９Ａは、シリサイド層９Ｂに微量に賞、■されるＭＩ
ＳＦＥＴの電気的特性上好ましくない不純物を捕獲する
ようになっている。シリサイド層９Ｂは、多結晶シリコ
ン層９Ａよりも低抵抗値を有し、かつ、製造プロセスに
おける種々の処理工程雰囲気に対し℃多結晶シリコン層
９Ａと同様に安定性が高い。なおシリサイド層９Ｂは１
本実施例においてはモリブデンシリサイド層を用いるが
、高融点金属とシリコンとの化合物であるタンタルシリ
サイド（ＴａＳｉｔ）−タングステンシリサイド（ＷＳ
ｉ、）、チタンシリサイド（ＴｉＳｉ、）を用いてもよ
い。また、シリサイドｒ＠９Ｂは、それよりも低抵抗値
の高融点金属層、例えばモリブデン、タングステン、タ
ンタル、チタンであ−）℃もよい。高融点金属は、ＤＲ
ＡＭの製造プロセスにおける熱処理工程に対処すること
ができるものである。ｌＯはＭＩ　５ＦＥＴが形成　・
されるべき領域の導体Ｊ＠　９−ｆ’なわちゲート電極
（Ｇ）両側部の半導体基板１主面部に設けられたｎ＋型
の半導体領域であり、″ソース領域およびドレイン領域
として使用されるもので、メモリセルのスイッチング素
子となるＭＩＳＦＥＴを構成するためのものである。後
述するビット線が接続される側の半導体領域１０は、後
述する７オスフオシリケートガラスに導入する不純物が
同様に訴人され、部分的に半導体基板１からの深さく　
ｘ　ｊ）が深くなっている。これは、当該半導体領域１
０に予期せぬ過大電圧が印加されても、該半導体領域１
０と半導体基板１とのｐｎ接合（Ｊｕｎｃｔｉｏｎ）か
破壊されるのを防止するためのものである。メモリセル
のスイッチング素子であるＭＩ−８ＦＥＴＱｎ゛は、主
として、導体層９によるゲート１Ｎ！極（Ｇ）、絶縁膜
８およびゲート電極（Ｇ）両側部の半導体基板１主面部
忙設けられた一対の半導体領域１０によつ℃構成される
。

１１は導体ＷＩ９を覆うように全面に設けられた絶縁膜
であり、後述する７オス７オシリケートガラスのグラス
フローによって生じるシリサイド層９Ｂのハガレの原因
となる不要な応力を緩オロし。

多結晶シリコン層９Ａとシリサイド７Ｍ９Ｂとの／・ガ
レを防止するためのものである。絶縁膜１１として、シ
、リサイド層９Ｂリハガレを生じる不要な応力を緩和す
るために、例えは化学的気相析出し以下、　ＯＶ　Ｄ　
（Ｃｈｅｍｉｃａｌ　Ｖａｐｏｕｒ　Ｄｅｐｏｓｉｔｉ
ｏｎ）という〕技術による酸化シリコン膜（Ｓｉｎ、膜
）を用いればよい。また、絶縁膜１１は、ＯＶＤ技術に
よる窒化シリコン膜、プラズマＯＶＤ技術による酸化シ
リコン膜および窒化シリコン膜、グラスフローを生じな
い低いリンネ細物濃［（４ｍｏｌ−以下）を有するフォ
スフオシリケードガラス膜等を用いてもよい。１２は導
体層９を覆うように全面に設けられたフォス７オシリケ
ートガラス（ＰＳＧ）膜からなる絶縁膜であり、導体ｒ
ｆｌＪ　９と後述するビット線とを電気的に分＾１ｔｌ
、、かつ、多層化による起伏部を緩和し一上部導体層の
被着性を向上するためのものである。この絶縁膜工２は
、多層化による起伏部を緩和するために、リンネ細物濃
度を］　０　［ｒｎｏ１％〕穆度にしてグラス７０−を
施しである。このグラスフローによって、絶縁膜１２は
、その伸縮の際、シリーイドＲ９Ｂσル・ガレを生じる
不要な応力を発生する。しかしながら、本実施例は、導
体層９を扮うように絶縁膜１１を設げたので、前記応力
を緩和し、シリサイド層９ＢのハガレによるＤＲＡＭの
不良を防止することができる。１３は後述するビット線
が接続されるべき半導体領域１０上部の絶縁膜８，１１
゜１２を選択的に除去しく設けられた接続孔であり、そ
れらを電気的に接続するためのものである。

１４は所定の接続孔１３を介して半導体領域１０と電気
的に接続し、絶縁膜１２」二部を行方向に姑在するよう
に設げられたビット線（ＢＬ）であり、′１”、′０”
の情報となる電荷を伝達するためのものである。ビット
線１４としては、例えばアルミニウム膜を用いればよい
。

前記ハガレを防止するという目的を達成するために、絶
縁膜１１は一定の環式以上の膜厚を有することか要求さ
れる。以下に、この点につい℃、本発明者が行った実験
結果およびこれに対する考察について述べる。

表１は、絶縁膜１１の膜厚〔λ〕を変化させたときの、
多結晶シリコン層９Ａとシリサイド層９Ｂとのハガレの
有無を示す表である。ここで注意しなければならないの
は１表に示す膜厚は後述する第６図の状態での膜厚、す
なわち絶縁膜１１を形成直後の膜厚であることである。

この理由は後に示される。絶縁膜１１としては、高温低
圧（７００〜８００°Ｇ、０．１〜１０　Ｔｏｒｒ）で
のＯＶＤ法によマ り形成したＳｉＱ、膜と、通常（〜４００〜℃。

７６０　Ｔｏｒｒ）のＯＶＤ法により形成した５ｉ０１
膜を用いた。表において、Ｘ印はハガレが多く発生した
ことを示す。○印はハガレの無いことを示す。

実際、１枚のウェーハあたりハガレの発生したチップは
０個ないし１個であり、これもウェーハの周辺部のチッ
プに限定された。Δ印は多少ハガＶが発生したことを示
す。ハカレの発生したチップの割合は全体の約２／１７
であった６ 以上より明らかなように、絶縁膜１１が０〔Ａ〕つまり
存在しないときは、ハガレが多発する。絶縁膜１１が１
５００　［Ａ）以上あるときはほぼ完全に・・ガレを防
止できる。［ このハガレの原因となる応力の強さを示すと表２のよう
になる。表２は、表に示す製造工程を終えた状態で、炒
ニー・・に生じている応力をウェーハそり量ｂ〔μｍ〕
の形で示したものである。この場合の絶縁膜１１は、前
記高温低圧ＯＶＤ法で形成したＳｔＯ，膜である。絶縁
膜１１がないときは、グラスフローによるウェーハそり
量の減少（ｆ化ｉｔ）が大きい。３５００　（Ａ〕の絶
縁膜１１があるときはグラスフローによるウェーハそり
量の減少（変化量）が小さい。本発明者の検討によれは
。

ハガレはウェーハそり量それ自体ではなく、各工程を行
うことによるウェーハそり量の変化量に依存する。変化
量が小さいとぎにはハガレは発生せず、変化量が大きい
ときにはハガレが発生する。

絶縁膜１１がグラススローによるそり量の変化を緩和す
る。すなわち、絶縁膜１１は応力の変化を緩和する。ま
た、絶縁膜１１が存在するのでグラススローによる応力
の変化時の力は、多結晶シリコン層９Ａとシリサイドｆ
ｆ１９Ｂの界面には加わらない。なお、ウェーハそり量
は、第１０図に示す方法でＡ−Ｆ点でのそり量の平均を
用いた。また、本発明者は、ゲート電極９形成後でかつ
絶縁膜１１形成前の各工程でもウェーハそり量が変化す
ることを確認した。これらの各工程間でのウェーハそり
量の変化もハガレに関係していると考えられる。しかし
、現実にハガレが生ずるのはグラスフロ一時であり、こ
れは本発明により防止できることを確認している。

表１によれば、絶縁膜１１が１ｏ　ｏ　Ｏ〔Ｘ］のとき
は、膜の形成方法によってハガレの発生率が異なる。こ
の点について１本発明者が検討したところ、次の事実が
明らかとなった。すなわち、絶縁膜１１としてＳｉｎ、
Ｊｕｌを用いた場合、膜中ＶｃＰＳＧ膜１２からリンが
拡散する。リンの拡散の度合（速度）は、高温低圧ＯＶ
Ｄ法によるｓｉｏ、膜と、通常のＯＶＤ法にょるＳｉｎ
、膜とでは異なり、前者の方が小さい。膜の緻密さが異
なるからである。

リンが拡散したＳｉＱ、膜は、その性質がＰＳＧＰと同
じくなる。絶縁膜１１は１０００　〔Ａ、］と薄いため
、リンを含まない純粋なＳｉｎ、膜は実質的に存在せず
、その上部（ＰＳＧ膜１１１１１）のリン濃度はＰＳＧ
膜１２に近いかなり高い濃度を有し℃いる。そして、拡
散したリン濃度が一定以上となっている絶縁膜１１の上
部が、グラス７０一時に同時にリフローされてしまって
いることが判明した。なお、拡散したリンの濃度は、Ｐ
ＳＧ膜Ｉ２のリン濃度およびグラスフローの温度９時間
に依存する。また、リン濃度が４　［ｍｏ１％］以上に
達すると流動性を持つ。

さらにこの事実に基づいて検討した結果、絶縁膜１１の
うち前記グラス７０一時に同時にリフローされずに残る
部分の厚さが一定厚さ以上あればハガレが生じないこと
を発見した。この厚さは７０−されずに残る部分の厚さ
を得るためには、高温低圧ＯＶＤ法による８ｉＱ、［で
は形成時の膜厚が１０００　［：Ａ］、通常のＯ，、Ｖ
Ｄ法によるｓｉＯ。

膜ではこれよりもやや厚く形成する必要がある。

したがって、絶縁膜１１がフォス７オシリケートガラス
膜をグラスフローさせるためのリンが導入されにくい例
えば窒化シリコン膜等である場合、絶縁膜１１を形成時
に約６００　［Ａ）程度以上の膜厚を有していれば、充
分にシリサイド／１１９Ｂのハガレを生じる不要な応力
を緩和することができる。

絶縁膜１１が前記グラスフローさせるための不純物が導
入される例えば酸化シ・リコン膜等である場合は、リン
が高濃度に導入されリフローされてしまう部分を考慮し
、前記不要な応力を緩和する部分が６００〔Ａ〕程度の
膜厚で存在するようにしなければならない。このために
は、その製造プロセスにおける絶縁膜１１形成工程にお
いて、その膜厚を制御する必要がある。絶縁膜１１が窒
化シリコン膜であるときは、形成時の膜厚が６００　Ｃ
ＡＩ程度でよい。この値は５表１から推定されるように
、膜の幾ｒ＃嘴体πｆうて東／Ｊ）界ｔト入−南ＩしＳ
ノ１１ゴソ陪のときは前述のとおりである。１［ｍｏ１
％〕程度のリン濃度のＰＳＧ膜であるときは、酸化シリ
コン膜の場合よりもさら忙厚く形成する必要がある。

これにより、前記のハガレを防止できる。換言すれば、
表２で述べた応力の変化量を小さくできる。

なお、絶縁膜１１および１２０合計の膜厚、つまり眉間
絶縁膜の膜厚としては望ましい膜厚がある。不要な不純
物がＭＩＳＦＥＴの絶縁膜８に導入されてその電気的特
性に影響を及ぼさないようにするため、フォスフオシリ
ケード膜とによって導電層間の充分な電気的分離をする
ためには厚い方がよい。一方、ビット線接続のための接
続孔の加工の容易性等の点からは全体の膜厚は薄い方が
よい。絶縁膜１１がＳｉｎ、膜の場合はＰＳＧ膜とのエ
ツチングレートの差異を考慮する必要がある。

さらに、ＰＳＧ膜のグラス７０−による平坦化のために
はＰＳＧ膜にも一定以上の厚さが必要である。以上の点
から、絶縁膜１１の厚さは４０００〔Ａ〕以下が望まし
い。特にＳｉＱ、膜のときはこの値は望ましい。

なお、製造条件のバラツキを考慮して、絶縁膜１１の形
成時の厚さを決定するのがよい。Ｓｉｎ。

膜の場合、形成時の膜厚を１５００〜３５００ＣＡ：Ｉ
にするのが最も望ましい。

次に、具体的な製造方法について、説明する。

第２図囚、第３図（４）、第４図囚、第５図、第６図お
よび第７回置は、本発明の一実施例を説明するための各
調造工程における１つのメモリセルな示したＤＲＡＭの
要部平面図および要部断面図であり、第２図（Ｂｌは、
第２図（５）のｌｌ−１切断線における断面図、第３図
向は、第３回置の■−■切断線における断面図、第４図
（Ｂｌは、第４図（５）の■−■切断線における断面図
、第７図（旬は、第７図（イ）の■−■切断線における
断面図である。

まず、シリコン単結晶からなるｐ−型の半導体基板１を
用意する。そし℃、第２図（Ａｌ、（Ｅｌに示すように
、半導体素子形成領域の半導体基板１主面部に、半導体
素子形成領域間の半導体基板ｌ主面部にフィールド絶縁
膜３を形成し、同時にフィールド絶縁膜３下部の半導体
基板１生面部にｐ型のチャンネルストッパ領域４を形成
する。フィールド絶縁膜３を形成した領域以外の基板１
表面に絶縁膜２を、例えば表面の熱酸化技術によりその
膜厚を３００〜５００　［Ａ）程度の５ｒｏｔ膜として
形成する。前記フィールド秤録膜３は、例えば周知の基
板１の選択的な熱酸化技術により酸化シリコン膜を用い
、そめ膜厚を１〔μｍ〕程度にすればよ〜１゜ 第２図囚、（［１に：示す工程の後に、Ｐ縁膜２および
フィールド絶縁膜３上部全面に絶縁膜５を形成する。こ
の絶縁膜５は、例えばＣＶＤ技術による窒化シリコン膜
を用い、その膜厚を１００〜２００（ＩＡ］程度にすれ
ばよい。図示さ第１ていないが、窒化シリコン膜からな
る絶縁膜５−上部には、該絶縁膜５と後の工程によって
形成される導電プレートとの熱膨張率の差による応力を
緩和する等のために、例えば３０〜５０　［Ａ：］程度
の膜厚を有する酸化シリコン膜を形成している。この後
、メモリセルのスイッチング素子と１ｒ　′；Ｅ：）Ｍ
　Ｉ　Ｓ　ＦＥ　Ｔが形成されるべき領域以外のＰ縁膜
５上部に導電プレート６を選択的に形成する。この導電
プレート６は、例えばＣＶＤ技術による多結晶シリコン
膜を用い、その膜厚を３０００〜５０００［Ａ］程度に
し、リンを導入して低抵抗化したものを用いればよい。

そして、露出している絶縁膜５をマスクとして用い、導
電プレート６である多結晶シリコン層を熱酸化して第３
回置、　（Ｂｌに示すように、導電プレート６を覆う絶
縁膜（Ｓｉｎ、膜）７を選択的に形成する。

なお、第３図（３）および後述する第４回置は、導電プ
レート６のパターンを明確にし、かつ、その図面を見易
くするために、各導体層間に設けられるべき絶縁膜、す
なわち、絶縁膜７は図示しない。

第３図囚、の）に示す工程の後に、ＭＩＳＦＥＴが形成
されるべき領域の絶縁膜５，２を選択的に除去して半導
体基板１を露出させる。そし２て、露出された半導体基
板１主面部に、絶縁膜８を形成する。この絶縁膜８は、
主として、）、１ｌＳＦＥＴのゲート絶縁膜を構成し得
るように、例えば基板表面の熱酸化による酸化シリコン
膜を用い、その膜厚な５００〜６００１’１程度にすれ
はよい、そして、ワード線およびＭＩＳＦＥＴのゲート
電極を形成するために、Ｐ縁膜７および絶縁膜８上部全
面に、多結晶シリコン層９Ａを形成し、さらに。

その上部全面にシリサイド層９Ｂを被着させて形成する
。前記多結晶シリコン４９Ａは、例えばＣＶＤ技術によ
りて形成し、リンを導入して低抵抗化したものを用い、
その膜厚を２０００〜３ｏｏｏ［Ａ］程度にすればよい
。寥だ、前記シリサイドＲｆ１９Ｂは、スパッタリング
技術によるモリブデンシリサイド膜を用い、その膜厚を
２５００〜３５００ＣＡ］程度に形成すればよい。この
後、シリサイド層９Ｂおよび多結晶シリコン層９Ａに選
択的にバターニングを施し、第４図（５）、（Ｂ）に示
すように、ワード１（ＷＬ）およびＭ　Ｉ　Ｓ　Ｆ　Ｅ
　Ｔｔり’ｙ−−）　ｔｆｆｌ（Ｇ）となる導体層９を
形成し、アルゴンガス等の不活性ガス雰囲気中で１００
０　Ｃ℃〕程度の熱処理を施す。なお、この熱処理は、
導体層９形成のためのパターニング前に施してもよい。

第４図囚、　（Ｂｌに示す工程の後に、ＭＩ　５ＦＥＴ
が形成されるべき領域の導体層９（Ｇ）両側部の絶縁膜
８を介した半導体基板ｌ主面部に、第５図に示すように
、ｎ＋型の半導体領域１０を形成する。この半導体領域
１０は、導体層９（Ｇ）および絶縁膜７を不純物導入の
ためのマスクとして用い自己整合（ｓｅｌｆ　ａｌｉｇ
ｉｍｅｎｔ　）によっ℃、例えばイオン注入技術により
形成１−ればよい。その場合は、７０〜９０　［ＫｅＶ
］程度のエネルギを用い、１．０ＸｌＯ”〜１．０Ｘｌ
Ｏ′？［原子側／Ｃｌ１ｌ］程度のヒ累（Ａｓ　）イオ
ン不純物を導入すればよい。

第５図に示す工程の後に、後の工程によって形成される
フォスフオシリケードガラス膜のグラスフローによるシ
リサイド層９Ｂのハガレを生じる不要な応力を緩和する
ために、第６図に示すように、導体層９を覆うような絶
縁膜１１を全面に形成する。この絶縁膜１１は１例えば
７００〜８００〔℃〕程度の高温で常圧よりも低圧力で
施すＯＶＤ技術による酸化シリコン膜を用いればよい。

一方、前述した理由により、絶縁膜１１の膜厚は、１０
００　［Ａｌ程度以上が必要とされる。本実施例におい
ては、絶縁膜１１のｌｉＪは、１０００〜４０００　［
Ａ）程度望ましくは１５００〜３５００［Ａｌ程度にす
ればよい。

第６図に示す工程の後に、フォス７オシリケートガラス
からなる絶縁膜１２を形成する。この絶縁膜１２は、グ
ラスフローを施すために、例えば１０　［ｍｏｌチ］程
度のリンネ細物濃度を有し、その膜厚な６０００〜９０
００ｃＡ〕程度に形成てれはよい。

そし工、後の工程によ１つて形成されるビット線と接続
すべき所定の半導体領域１０上部の絶縁膜８゜１１．１
２を選択的に除去し、接続孔１３を形成する。この後、
Ｉ８縁膜１２上部に形成される導体層の被着性を向上す
るために、１０００（°Ｏｌ程度で３０　［ｍｉｎ］程
度のグラスフローを施し、多層化による絶縁膜１２上面
部の起伏部を緩和し、平坦化を促進する。セし１、第７
図（４）、同に示すように、接続孔１３を介１−て半導
体領域１０と電気的に接続され、絶縁膜１２上部を行方
向に延在するように、ビット線１４を選択的に形成する
。ビット線１４は、例えばアルミニウム膜を用い、その
膜厚を０．８〜１．０〔μｍ〕程度にすればよい。なお
、半導体領域】０は、不純物導入時およびそれ以後の種
々の熱処理工程によって拡散され、所定の深さくｘｊ　
）を有するように形成される。また、ビット線１４と接
続された半導体領域１０は、グラスフロ一時に接続孔１
３部分を介し−ＣＩＪン不純物が導入され、他の部分に
比べて部分的に深く形成されるようになっている。

なお、絶縁膜１１は、その形成後の種々の熱処理工程に
おいて、ＩＰ！縁膜１２のグラスフローのための不純物
がその上部に導入され、該導入された部分においてグラ
スフローを生じゃす（なるが、それを考慮しであるので
、結果的に、シリサイド層９Ｂのハガレを防止する部分
が存在することになる。すなわち、ＤＲＡＭの完成時に
おいて、？縁膜１２のグラスフローによるシリサイド層
９Ｂのハガレを生じる不要な応力を緩和するための絶縁
膜１１は、６００　［Ａｌ程度以上の膜厚を有していれ
ばよい。

これら一連の製造工程によって、本実施例のＤ処理工程
を施してもよい。

また、本実施例においては、絶縁膜１１によって、グラ
スフローによる絶縁膜１２のシリサイド１９Ｂのハガレ
を生じる不要な応力を緩和したが、フォスフオシリケー
ドガラスからｄる絶縁膜１２Ａに、前記グラスフローの
機能と前記不要な応力を緩和する機能とを具備させても
よい。

第８図は、本発明の一集施例な説明するための７オスフ
オシリケートガラスからなる絶縁膜１２Ａのリンネ細物
濃度分布を示す図である。

第８図において、横軸は、導体層９と絶縁膜１２Ａとの
境界部からの彪緑膜（ＰＳＧ）１２の膜厚（Ｘ２Ｏ３［
Ａ））であり、縦軸は、リンネ細物濃度（ｍｏ１％〕を
示したものである。この場合において、絶縁膜１２Ａの
膜厚は、例えば８０００〜１２０００（Ａｌ程度あれば
よい。

同図から明らかなように、導体層９を覆う絶縁膜１２Ａ
の導体層９近傍部分、すなわち、１０００〜２０００（
Ａ〕程度以下の部分は、リンネ細物濃度Ｊ＋”＞　ｆ＆
　）＋ＡＡｌＧ　／　？ｒ−イｌ　＋　’Ｉ　ＷＩ＋４
８．ｔｎＮ　１　／）　Ａ工；に二。

フローを生じるために必要なリンネ純物濃度は、４［ｍ
ｏ１％］程度以上である。従って、導体層９を覆う絶縁
膜１２Ａの導体層９近傍部分のリンネ純物濃度を、その
他の部分よりも低（、具体的にをま４［ｍｏ１％］程度
以下にすればよい。これによって、グラスフローによる
絶縁膜１２Ａのシリサイド層９Ｂのハガレを生じる不要
な応力を、導体層９近傍部分の絶縁膜１２Ａで緩和する
ことができる。

この絶縁膜１２Ａの具体的な製造方法としては。

導体層９を覆うようにＯＶＤ技術で７オスフオシリケー
トガラス膜を形成し、この後、その上面部から所定の深
さまで、グラスフローを生じるように、リンネ純物を７
オスフオシリケートガラス膜に導入すればよい。これは
、同一の形成炉で施すことができるので、大幅な製造プ
ロセスの増加にはならない。

以上の説明では、主に、ＤＲＡＭのメモリセルアレイを
構成するメモリセルについて具体的に説明したが、次に
、ＤＲＡＭの周辺回路を構成する相補型のＭＩＳＦＥＴ
［以下、　ＯＭ　Ｉ　Ｓ　（Ｏｏｍｐｌｅ−ｍｅｎｔａ
ｒｙ　ＭＩ　５ＦＥＴ　）という〕について説明する。

第９図は、・本発明の一実施例の具体的な構造を説明す
るためのＤＲＡＭの周辺回路における要部断面図である
。

第９図において、ＩＡは半導体基板１０所定主面部に設
けられたｎ−型のウェル領域（ｎ−−ｗｅｌｌ）であり
、ｐチャンネＡ／ＭＩｓＦＥＴを構成するためのもので
ある。４Ａはフイ、−ルド絶縁膜３下部のウェル領域Ｉ
Ａ主面部に設けられたｎ型のチャンネルストッパ領域で
あり、ｐチャンネルＭＩＳＦＥＴ等の半導体素子間を電
気的に分離するためのものである。８Ａはｐチャンネル
ＭＩ　５ＦＥＴ等の半導体素子が形成されるべぎ領域の
ウェル領域ＩＡ主面部に設けられた絶縁膜であり、主と
して、ｐチャンネルＭＩＳＦＥＴのゲート絶縁膜を構成
するためのものである。ＩＯＡはｐチャンネルＭＩ　５
ＦＥＴが形成されるべき領域の導体層９（Ｇ）両側部の
絶縁膜８人を介したウェル領域ＩＡ主面部に設けられた
ｐ＋型の半導体領域であり、ｐチャンネルＭＩＳＦＥＴ
を構成するための　、ものである。ｐチャンネルＭｉＳ
ＦＥＴＱ、は、王として、導体層９によるゲート電極（
Ｇ）、絶縁膜８Ａおよびゲート電極（Ｇ）両側部のウェ
ル領域ＩＡ主面部に設けられた一対の半導体領域１０Ａ
によって構成される。絶縁膜１１は、前述と同様に、導
体層９を覆うように設けられたものであり、グラスフロ
ーによるフォスフオシリケードガラスからなる絶縁膜１
２のシリサイド層９Ｂのハガレを生じる不要な応力を緩
和するためのものである。さらに、絶縁膜１１は、導体
層９と同時に、半導体領域１０．ＩＯＡ上部を覆うよう
に設けられている。これは、ＭＩＳＦＥＴＱｎ、Ｑ。

の絶縁膜８，８Ａが例えば５００〜６００［Ａ’３程度
と非常に薄いために、グラス７０−を施すべく絶縁膜１
２に導入するリンネ純物が絶縁膜８．８Ａを介して半導
体領域１０．ＩＯＡに不要に導入されるのを防止するた
めのものである。すなわち、絶縁膜１１は、シリサイド
層９Ｂのハガレを防止するとともに、その時点において
不要なリンネ純物の導入が防止されるので、ＭＩＳＦＥ
ＴＱｎ。

Ｑ、の電気的特性が影響されないようにするためのもの
である。特に、ＯＭＩＳｇおいては、ＭＩＳＦＥＴＱ、
の半導体領域１０Ａ表面近傍部の不純物濃展が低下し、
その部分の抵抗値が増加して動作時間の低下等を発生し
やすいので、極めて有効である。１３ＡはＭＩＳＦＥＴ
Ｑｎの所定の半導体領域１０上部の絶縁膜８，１１．１
２を選択的に除去して設けられた接続孔であり、半導体
領域］Ｏと後述する配線とを電気的に接続するためのも
のである。１３ＢはＭＩＳＦＥＴＱ、の所定の半導体領
域１０Ａ士部の絶縁膜８Ａ、１１．１２を選択的に除去
して設けられた接続孔であり、半導体領域１０Ａと後述
する配線とを電気的に接続するためのものである。１４
Ａは接続孔１３Ａを介Ｌ２″［半導体領域１０と電気的
に接続するように絶縁膜１２上部に設けられた配線であ
る。１４Ｂは接続孔１３Ｂを介して半導体領域１０Ａと
電気的に接続するように絶縁膜１２−Ｅ部に設けられた
配線である。

〔効果〕

多結晶シリコン層上部に高融点金属層または高融点金属
とシリコンとの化合物によって形成されたシリサイド層
を被着して股げられた導体層と、該導体層を覆うように
グラスフローを施して設けられたフォスフオシリケード
ガラスからなる第１の絶縁層とを具備してなる半導体集
積回路装置において、以下に述べるような効果を得るこ
とかできる。

（１）、前記導体層と第１の絶縁膜との介在部であって
、少なくとも導体層を覆うように所定の膜厚を有する第
２の絶縁膜を設けろことによっ℃、グラスフローによる
第１の絶縁膜のシリサイド層のハガレを生じる不要な応
力（又は応力の変化）を緩和し、該不要な応力が導体層
に影響を及ぼさないようにすることができるので、シリ
サイド層のノ１ガレのない信頼性の高い半導体集積回路
装置を提供することができる。

（２）、前記第１の絶縁膜の少なくとも導体層を覆うそ
の近傍部分に、そのリンネ細物濃夏をグラスフローを生
じ１’（い程度以下にした所定の膜厚を有する第２の絶
ａ膜を設けることによって、グラスフローによる第１の
絶縁膜のシリサイド層の）・ガ′しを生じる不要な応力
（又は応力の変化）を緩和し。

該不要な応力が導体層に影響を及はさないようにするこ
とができるので、シリサイド層のノ＼ガレのない信頼性
の高い半導体集積回路装置を提供することができる。

（３）、　（１１もしくは（２）によって、多結晶シリ
コン層とそれよりも低抵抗値の高融点金属層またはシリ
サイド層とによる導体層を使用することができ、アルミ
ニウムまたはその合金等を使用することができない導電
層の配線抵抗値を低減することができるので、動作時間
を向上することが可能な半導体集積回路装置を提供する
ことかできる。

さらに、前記導体層をゲート電極とし、その両側部の半
導体基板もしくは該半導体基板に設けられたウェル領域
主面部に設けられた一対の半導体領域によって構成され
たＭＩ　５ＦＥＴを具備してなる半導体集積回路装置に
おいて、以下に述べるような効果を得ることかできる。

（４）、前記ゲート電極（導体層）および前記半導体領
域と第１のｓｉ膜との介在部であって、ゲート電極を覆
い、かつ、前記半導体領域上部を覆うように所定の膜厚
を有する第２の絶縁膜を設けることによつ℃、グラスフ
ローによる第１の絶縁層のシリサイド層のノ）ガレを生
じる不要な応力を緩和し、該不要な応力がゲート電極に
影響を及ぼさないようにすることができ、かつ、グラス
７０−を施すため［＠１の絶縁膜に導入するリンネ細物
の半導体領域への不要な導入を防止することかできるの
で、シリサイド層の）１ガレを防止し、かつ、ＭＩＳＦ
ＥＴの電気的特性の安定化が可能となり。

信頼性の高い半導体集積回路装置を提供することができ
る。

以上、本発明者によってなされた発明を実施例にもとづ
き具体的に説明したが、本発明は前記実施例に限定され
るものではなく、その要旨を逸脱しない範囲′において
種々変更し得ることは勿論である。例えば、前記実施例
は、ＤＲＡＭに適用した場合について説明したが、導体
層として多結晶シリコン層と高融点金属層またはシリサ
イド層とを有し、その上部に起伏部を緩和するフォスフ
オシリケードガラスからなる絶縁膜とを具備してなるＳ
　ＲＡＭ　（Ｓｔａｔｉｃ　Ｒａｎｄｏｍ　７１ｃｃｅ
ｓｓ　Ｍｅｍｏｒｙ）。

マスクＲＯＭ　（Ｉｌｅａｄ　０ｎｌｙ　Ｍｅｍｏｒｙ
）等の半導体集積回路装置忙適用することができる。

し利用分野〕 以上の説明では、子として本発明者によつ℃なされた発
明をその背景となった利用分野である半導体集積回路装
置忙適用した場合について説明したが、それに限定され
るものではなく、例えば、配線基板における多層配線技
術等に適用することができる。

表１ 表２

【図面の簡単な説明】

第１回置は、本発明の一実施例を説明するためのＤＲＡ
Ｍの要部平面図。 第１図（Ｂｌは、第１回置のし」切断線における断面図
、 第２図囚、第３図（５）、第４図囚、第５図、第６図お
よび第７回置は、本発明の一実施例を説明するための各
製造工程におけるＤＲＡＭの要部平面図および要部断面
図、 第２図（旬は、第２図（５）のＩＩ−ＩＩ切断線におけ
る断面図、 第３図（籾は、第３１囚のＩＩＩ　−ＩＩＩ切断線にお
ける断面図、 第４図（Ｉ３）は、第４図（５）の！Ｖ−ＩＶ切断線に
おける断面図、 第７図の）は、第７回置の■−■切断線における断面図
、 第８図は、本発明の一実施例を説明するためのフォスフ
オシリケードガラスからなる絶縁膜のリンネ細物濃度分
布を示す図、 第９図は、本発明の一実施例を説明するためのＤＲＡＭ
の周辺回路における要部断面図、第１０図は、ウェーッ
・そり量の測定方法を示すための図である。 図中、１・・・半導体基板、ＩＡ・・・ウェル領域、２
゜５．７，８，８Ａ・・・絶縁膜、３・・・フィールド
絶縁膜、４，４Ａ・・・チャンネルストッパ領域、６・
・・導電プレート、９・・・導体層、９Ａ・・・多結晶
シリコン層、９Ｂ・・・シリサイド層、１０．ＩＯＡ・
・・半導体領域、１１・・・絶縁膜（第２の絶縁膜）、
１２゜１２Ａ・・・絶縁膜（第２の絶縁膜）、１３．　
１３Ａ。 １３Ｂ・・・接続孔、１４・・・ビット線、１４Ａ、１
４Ｂ・・・配線、Ｑｎ＋Ｑｐ・・・ＭＩＳＦＥＴ−Ｇ・
・・ゲート電極、ＷＬ・・・ワード線である 第　１　図（Ａ） 第　２　図（Ｂ） 第　３　図（ＡＩ 第　３　図（Ｉ５） ４（Ｐ） 第　４　図（Ａ） 第　１１　図び） 第　５　図 第　６　図 第　７　図　θ）

Claims (1)

1. 【特許請求の範囲】 １、多結晶シリコン層上部に高融点金属層または高融点
   金属とシリコンとの化合物によって形成されたシリサイ
   ド層を被着して設けられた導体層と、該導体層を覆うよ
   うにグラス７０−を施して設けられた７オスフオシリケ
   ートガラスからなる第１の絶縁層とを備え、前記導体層
   と第１の絶縁層との間に、グラスフローによる第１の絶
   縁層の高融点金属層またはシリサイド層のハガレを生じ
   る不要な応力を緩和する程度の膜厚を有する第２の絶縁
   層を具備してなることを特徴とする半導体集積回路装置
   。 ２、前記導体層は、多結晶シリコン層上部にモリブデン
   層またはモリブデンシリサイド層を被着してなることを
   特徴とする特許請求の範囲第１項記載の半導体集積回路
   装置。 ３、前記第２の絶縁層は、化学的気相析出技術にヨル酸
   化シリコン膜または窒化シリコン膜でアにとを特徴とす
   る特許請求の範囲第１項記載の半導体集積回路装置。 ４、前記第２の絶縁層は、プラズマを用いた化学的気相
   析出技術による酸化シリコン膜または窒化シリコン膜で
   あることを特徴とする特許請求の範囲第２項記載の半導
   体集積回路装置。 ５、前記第２の絶縁層は、化学的気相析出技術に′よる
   グラスフローを生じない低濃度の７オスフオシリケート
   ガラス膜であることを特徴とする特許請求の範囲第１項
   記載の半導体集積回路装置。 ６、前記第２の絶縁層は、６ＵＯ［Ａ］程度以上の膜厚
   を有することを特徴とする特許請求の範囲第１項記載の
   半導体集積回路装置。 ７、　前記第２の絶縁層は、６００　［Ａ］程度以上４
   ０００　［Ａ１程度以下の膜厚を有することを特徴とす
   る特許請求の範囲第１項記載の半導体集積回路装置。 ８、多結晶シリコン層上部に高融点金属層または高融点
   金属とシリコンとの化合物によって形成されたシリサイ
   ド層を被着して設けられた導体層と、該導体層を覆うよ
   うにグラス７０−を施して設けられたフォスフオシリケ
   ードガラスからなる第１の絶縁層とを備え、前記第１の
   絶縁層の前記導体層を覆うその近傍部分に、グラス７０
   −による第１の絶縁層の高融点金属層またはシリサイド
   層のハガレを生じる不要な応力を緩和する程度の膜厚を
   有する第２０結縁層を具備してなることを特徴とする半
   導体集積回路装置。 ９、前記第２の絶縁層は、前記第１の絶縁層の近傍部分
   を、グラス７Ｉ：Ｉ−の生じない程度の不純物濃度にし
   て形成したことを特徴とする特許請求の範囲第８項記載
   の半導体集積回路装置。 １０、多結晶シリコン層上部に高融点金属層または高融
   点金属とシリコンとの化合物によって形成されたシリサ
   イド層を被着して設けられた導体層と、該導体層両側部
   の半導体基板もしくはウェル領域の主面部に設けられた
   ソース領域またはドレイン領域として使用される一対の
   半導体領域とによって構成された絶縁ゲート型電界効果
   トランジスタと、該絶縁ゲート型電界効果トランジスタ
   を覆うようにグラスフローを施して設けられたフォスフ
   オシリケードガラスからなる第１の絶縁層とを備え、前
   記絶縁ゲート型電界効果トラジジスタと第１の絶縁層と
   の間に、グラススローによる第１の絶縁層の高融点金属
   層またはシリサイド層のハガレを生じる不要な応力を緩
   和する程度の膜厚を有し、かつ、グラスフローを施すた
   めに纂１の絶縁膜に導入する不純物が、半導体領域に不
   要に導入されるのを防止する程度の膜厚を有する第２の
   絶縁層を具備してなることを特徴とする半導体集積回路
   装置。 １１、前記第２の絶縁層は、不要な応力を緩和する程度
   の膜厚として、６００［Ａ’３程度以上の膜厚を備えた
   ことを特徴とする特許請求の範囲第１Ｏ項記載の半導体
   集積回路装置。 １２、前記第２の絶縁層は、半導体領域への不要な不純
   物の導入を防止する程度の膜厚として、６００　［Ａ］
   程度以上の膜厚を備えたことを特徴とする特許請求の範
   囲第１０項記載の半導体集積回路装置。 １３、前記第２の絶縁層は、その製造工程において、１
   ０００　（Ａｈａ度以上の膜厚で形成されることを特徴
   とする特許請求の範囲第１０項記載の半導体集積回路装
   置。