JPH0562471A

JPH0562471A - コラム選択回路

Info

Publication number: JPH0562471A
Application number: JP1800001A
Authority: JP
Inventors: Theodore W Houston; ダブリユ．ヒユーストンセオドアー
Original assignee: Texas Instruments Inc
Current assignee: Texas Instruments Inc
Priority date: 1989-01-23
Filing date: 1989-01-23
Publication date: 1993-03-12
Anticipated expiration: 2014-03-24
Also published as: JP2873033B2

Abstract

(57)【要約】電子出願以前の出願であるので要約・選択図及び出願人の識別番号は存在しない。

Description

【発明の詳細な説明】

（産業上の利用分野）本発明は集積回路の分野におけるものであり、特に集積記憶回路のデコーダ回路に関するものである。本発明は国防省対核局の契約第001-86-C-0090 号による政府の支援の下に行なわれた。政府は本発明の権利を保有する。（従来の技術）従来のランダムアクセス記憶装置（ＲＡＭ）における記憶素子アレイは、一般に独立して選択可能な行及び列に組まれている。装置のアドレス端子に現れる選ばれたアドレス信号は、ロウデコーダにより復号されてセンス増幅器に通じる記憶素子アレイの列を選択する。他のアドレス信号は、データを読取りまたは書き込むべき選ばれた列の中の１つまたはそれ以上のビットを選択するためコラムデコーダにより復号される。従って従来のＲＡＭにおけるコラムデコーダは結局選ばれた列の中の多くの可能なビットの１つを選ぶためのマルチプレクシング操作を行なうことになる。第１図について見れば、４つの中からの１つの選定を例示した共通のコラムデコーディング及びデマルチプレクシング様式が示されている。信号Ａ０及びA0-は相互に論理的補数であり、２つのアドレス信号の最下位ビットを構成し、同様に信号Ａ１及びA1-は第２最下位ビットの真及び偽の状態を表わす。ＡＮＤゲート１０_０から１０_３までは４つの真及び偽のアドレスラインの各種組み合わせに接続され、その入力におけるアドレス信号の適切な組み合わせに対応して高いロジックレベルを作り出す。例えばＡＮＤゲート１０_２の出力はアドレスラインのＡ０及びA1-がハイ（アドレスＡ2)であることに対応してハイとなる。ＡＮＤゲート１０からの出力がハイとなれば、その関連する通過制御トランジスタ１２_０から１２_３までが導通してこれに相当するデータラインＤ_０からＤ_３までをラインＯＵＴに接続する。例えば、データラインＤ_０からＤ_３まではＲＡＭ装置内の４つのセンス増幅器により駆動されるデータラインであり、第１図の回路の場合はラインＯＵＴの適用を選択するようになっている。その代わりにラインＤ_０からＤ_３までは、センシング前は、記憶装置またはマルチプルコラムのための単一センス増幅器を使っている記憶装置の実際のビットラインとなることもある。第１図に示すように、トランジスタ１４はラインＯＵＴと電源Ｖ_ｄｄの間に接続され、トランジスタ１４のゲートにおける信号ＰＣがハイのときはラインＯＵＴをＶ_ｄｄにプレチヤージする。そのときラインＯＵＴはデータラインＤ_０からＤ_３までの状態がロウであればプルダウンされ（接地電位に引き下げられ）るか、あるいは選ばれたデータラインがハイであればハイのままである。この分野では周知のように、データラインＤ_０からＤ_３までは直接ラインＯＵＴを駆動（即ち放電または維持）もできれば、ロジック −ロウの事態においては順次放電コンデンサをゲートしてラインＯＵＴを放電させることもできる。第１図に示されているコラムデコーダの多くの他の現実問題も勿論、ドミノ理論実現その他のプレチャージ・デイスチャージ方式を含む通過制御ゲート概念を使って実現することができる。更に、もっと多数の通過制御ゲートを使ってもっと多数のアドレスラインを復号し、第１図に示された４つよりもはるかに多数のデータライン群（例えば 128群）からの１つまたは複数のビットを選ぶこもできる。第１図に示すような回路を含むデバイスの過渡的なガンマ線放射への暴露により、通過制御トランジスタ１２、そしてまたプレチャージトランジスタ１４は光伝導のため通常は非導通でも導通することになる。もしこれらのトランジスタが非導通であるべき状態で導通すれば、選ばれたデータラインＤ_０からＤ_３までのロジック状態はＶ_ｄｄ電源がトランジスタ１４の光伝導によりラインＯＵＴをハイに駆動し、また選ばれないデータラインＤ_０からＤ_３までのラインがその関連する通過制御トランジスタ１２の光伝導によりラインＯＵＴをそれらのロジックレベルに引っ張るため、ラインＯＵＴの状態が目茶目茶になるおそれがある。もしトランジスタ１４及び選ばれていない通過制御トランジスタ１２の光伝導電流の総和が選ばれた通過制御トランジスタ１２_０から１２_３までの１つを流れる電流値に達すれば、エラーの発生することがある。第１図の回路でこの種の事象が起こった最悪の場合は、例えば選ばれたデータラインＤ_０はロウ−ロジックレベルとなり、選ばれないデータラインＤ_１からＤ_３までがハイ−ロジックレベルになる。４つの非導通であるべきトランジスタ、１４及び１２_１から１２_３までを流れる光伝導電流の総和が選ばれた通過制御トランジスた１２_０を流れる電流値に達すれば、データラインＤ_０に現れるロジック−ロウのレベルは検出されないだろう。（発明が解決しようとする課題）従って本発明の１つの目的は、非導通であるべき状態で導通する原因となるガンマ線放射の事態などで起こる光伝導に対して制御通過トランジスタの耐性がもっと大きなコラムデコーダ回路を提供することにある。また本発明のもう１つの目的は、前段からの弱まった出力を後段で強めることができるように多段構成を取るコラムデコーダを提供し、過渡放射に対する装置の耐性を更に高めることにある。更に本発明のもう１つの目的は、ファンイン及びファンアウト段が少なく、これによりスイッチング時間対温度感度を小さくしたコラムデコーダを提供することにある。この発明の他の目的及び利点は、図面を参照しつつ以下の明細書を読めばこの分野に通常の熟練を積んだ人々にとっては明らかであろう。（課題を解決するための手段）この発明は、各段が前段から、または第１段の記憶素子アレイからの一群のデータライン及び一群の復号されたアドレス信号を受け入れる多段コラムデコーダに取り入れることができる。各段内には、その関連する復号されたアドレス信号に対応するデータラインのそれぞれをゲートするためのロジックが設けらる。復号されたアドレスラインがデータラインに使用されれば、そのデータラインの状態が３状態駆動器を駆動し、使用されなかったアドレスラインはその３状態駆動器をハイインピーダンス状態に駆動する。選ばれなかった駆動器のハイインピーダンス状態は、それらのデータラインをデコーダ段階から分離し、過渡的放射による光伝導がハイまたはロウではなく中間のレールへ向かう出力ノードへと引っ張ることにより回路の放射耐性を増強する。多段設計により各段の出力を増大させ、過渡的放射の事象により劣化したある段からのロジックレベルが回復される。（実施例）ここで第２図を参照し、この発明によるコラムデコーダのステージ２０を説明する。説明の目的上、第２図のステージ２０は、記憶素子アレイに最も近いステージとして説明し、更にこの同じ設計が多段コラムデコーダの後段のステージにも同様に適用できることも後述する。ステージ２０は、第１図に示したデコーダと同様にＤ_０からＤ_３までのデータライン上の信号を受け取る。ステージ２０は、端子ＯＵＴ_２０におけるＤ_０からＤ３までのデータラインの１つを選択するためのアドレス入力COL0からCOL3までを受け取る。ラインCOL0〜3上のアドレス信号は、ラインCOL0からCOL3までのうち１つが肯定され（即ちハイ−ロジックレベルとなり）４つのデータラインＤ_０からＤ_３までの１つを選択し、４つのアドレスラインCOL0〜3の他の３つは肯定されない（即ちロウ−ロジックレベルとなる）よう復号されたアドレス信号である。従って第２図のラインCOL0からCOL3までは、第１図に示されている４つの１０_０から１０_３までのＡＮＤゲートの出力に相当する。ステージ２０は４つのサブステージ、２０_０から２０_３までにより構成されると考えることができ、そのそれぞれがデータラインＤ_０からＤ_３までの１つ、及びこれに対応するアドレスライン、 COL0からCOL3までの１つを受け取る。サブステージ２０_０について言えば、ＮＡＮＤゲート２２0が１つの入力でデータラインＤ0を、そしてもう１つの入力でこれに対応するアドレスラインCOL0を受け取る。ＮＡＮＤゲート２２_０の出力はｐ−チヤンネルトランジスタ２４_０のゲート、そしてｎ−チヤンネルトランジスタ２８_０のゲートに結合される。アドレスラインCOL0は直接ｎ −チヤンネルトランジスタ２６_０のゲートに接続される。トランジスタ２４_０、２６_０及び２８_０は電源ノードＶ_ｄｄと接地の間に直列に接続されたソース−ドレン間経路を有し、ｐ−チヤンネルトランジスタ２４_０は３つのトランジスタ２４_０、２６_０及び２８_０により構成されるプッシュプルドライバのプルアップトランジスタの役目をし、ｎ−チャンネルトランジスタ２８_０はプルダウントランジスタとして、またトランジスタ２６_０はアイソレーショントランジスタとしての役目をする。サブステージ２０_０の出力は、トランジスタ２４_０及び２８_０のドレン間のノードにあり、このノードはステージ２０の出力であるラインＯＵＴ_２０に直接接続される。作動に当たっては、アドレスラインCOL0がデータラインＤ_０を選ぶように肯定された場合は、ＮＡＮＤゲート２２_０はデータラインＤ_０のロジック状態の論理的補数となる。ラインCOL0がハイ−ロジックレベルにあればトランジスタ２６_０は導通してＮＡＮＤゲート２２_０の出力のロジック状態に対応して符号変換プッシュプルドライバとしての役目をする。従って、選ばれた場合は、データラインＤ_０の（２回反転された）ロジック状態がトランジスタ２４_０及び２６_０のドレイン間のノードに現われ、ステージ２０の出力とラインＯＵＴ_２０で出会うことになる。Ｄ_０からＤ_３までのデータラインのうちアドレスラインCOL0からCOL3に対応する選ばれなかったラインはロウ−ロジックレベルになる。例えばサブステージ２０_１については、アドレスラインCOL0がハイ−ロジックレベルにあればライン COL1はロウとなる。従ってＮＡＮＤゲート２２_０の出力はデータラインＤ_１の状態とは無関係に強制的にハイレベルにされ、トランジスタ２４_１をオフにする。更に、ラインCOL1がロウ−ロジックレベルとなることにより、トランジスタ２４_１と２８_１のドレン間に接続されているトランジスタ２６_１がオフとなる、データラインＤ_０が選ばれた場合を例に取れば、ラインＯＵＴ_２０はトランジスタ２４_１と２８_１がオフとなるので、サブステージのＶ_ｄｄとグラウンドのノードから隔離されル。この例では、サブステージ２０_２と２０_３も同様にアドレスラインCOL2とCOL2をロウ−ロジックレベルとするので、それぞれのトランジスタ２４及び２６はオフとなりサブステージ２０_０がラインＯＵＴ_２０を駆動することができる。この技術では周知なように、過渡的放射の事象は、他のいかなる効果にも増して、ＭＯＳトランジスタの通常はオフであるべきソース−ドレン間光伝導を起こす原因となる。第１図の回路に関して上に述べたように、あるロジッック状態へのまたはある状態からの光伝導の効果は他のロジック状態の読み込みまたは書き込みを目茶目茶にすることがある。第２図の回路については、２０_０から２０_３までのうち選ばれなかったサブステージの通常はオフであるべきトランジスタ２４と２６が導通することになる傾向がある。第２図の回路でこの種の事象が起これば、ラインＯＵＴ_２０はある電圧をどこかＶ_ｄｄとグラウンドの間の値に引っ張り込もうとするだろう。第３図に示されている例は、Ａ０からＡ６までの７つのコラムアドレス信号から単一の出力ビットに復号される128コラムのアレイに関するものである。第２図について述べたように、ステージ２０のそれぞれはＤ_０からＤ_１２７までのデータラインのうち４を受け取り、従って第３図の実施例では32組のステージ２０が存在する。４つのアドレスライン、COL0から COL3（第３図ではCOL_n）は、ラインＡ_０及びＡ_１上のアドレス信号の値に従ってワン−オブ− フォア(one-of-four)デコーダ、２９により形成され、32のステージ２のそれぞれに通じる。第２段、３０の一群は第２図のステージ２０と同じ構成であるが、この実施例ではワン−オブ− エイト（８つに１つ）の選択を行なう。従って第３図の実施例では４つの第２段、３０がある。第２段、３０のそれぞれは、データ入力として８組のステージ２０の出力を受け取る。対応するアドレスラインはライン３４_ｎにより４つの第２段、３０のそれぞれに現われ、そのうちの１つはＡ_２からＡ_４でのアドレスライン上のアドレス信号の値に相当するワン−オブ−エイトデコーダにより肯定される。こうしって４組の第２段、３０のそれぞれがその関連段、２０の１つのデータ状態を選択し出力する。第３段、４０は読み込まれるビットの最終選択を行なう。第３段、４０もまた第２図に示されているステージ２０と同様な構成であり、４つの第２段、３０からの出力をそのデータ入力として受け取る。第３段は、アドレスラインＡ５及びＡ６上の値により形成されたワン−オブ−フォアデコーダからのライン４４_ｎ上の該当するアドレス信号を受け取る。Ｄ_０からＤ_１２７までのデータラインのうち選ばれた１つがこうして第２段、３０の選ばれた１つにより選択されたそのステージ２０を通じてラインＯＵＴと通信する。第３図の回路によって完成された多段選択により、劣化した前段からの信号が回復される。第２図に戻って、Ｄ_０からＤ_３までのデータラインのうち選ばれた１つのデータ状態はこれに相当するＮＡＮＤゲート２２の１つにより全くのハイ−あるいは全くのロウ−ロジックレベルのいずれかに反転される。第２段、３０または第３段、４０について、選ばれた前段からの出力信号を受け取るＮＡＮＤゲートは、その信号が劣化してそのロジックレベルが中間値まで下がって（不正確になって）いない限り、同様な反転処理を行なう。選ばれたサブステージ、２０_ｎ内のトランジスタ２４及び２８はそこでＮＡＮＤゲート２２の出力を完全に反転するので、前段から受け取った信号のあらゆる劣化はこの発明に従って構成された第２段、３０及び第３段、４０により取り除かれる。また、多段処理（ファン−インとファン−アウトの低減）を使うことにより、高温動作による劣化した信号も同様に強化されるので、与えられた温度範囲にわたり回路の性能を更に安定したものとする。更に留意すべきことは、第２図に示したステージの実施例は、データラインの数が少ない装置や過渡的放射への耐性が問題ではないような装置では、１段デコーダとして使うことができるということである。第１図の実施例について上に述べたように、Ｄ_０からＤ_３のうち選ばれたデータライン自体、あるいはセンス増幅器のいずれかがラインＯＵＴの負荷コンデンサ（そしてトランジスタ１４の漂遊容量）を駆動し、どちらかの駆動能力は駆動される負荷から考えて小さいことが多い。第２図の設計によれば選ばれたデータラインの電圧を増幅し、選ばれた記憶素子の出力端子への通信速度を上げることができる。実施例を引用して本発明の詳細を述べたが、この記述は単に一例として上げただけであり、範囲を限定する意味のものではないことを理解しなければならない。また、発明の具体化の細部にはさまざまな変更、そして本発明のこの上の具体化があることは明らかであり、この技術に通常の熟練を積んだ人々がこの説明に基づいてこれを行なうことができることを理解しなければならない。このような変更及び更にこれを具体化することは、特許請求の範囲に上げた精神及び真の範囲内である。

【図面の詳細な説明】

第１図は、通過制御ゲート方式を利用した従来の技術によるコラムデコーダを系統図の形で表した配線図である。第２図は、今回の発明により構築されたコラムデコード及び選択回路を系統図の形で表した配線図である。第３図は、今回の発明により構築された３段コラムデコード及び選択回路を系統図の形で表した配線図である。

Claims

【特許請求の範囲】

【請求項１】記憶装置のコラム選択器において、それぞれがデータ信号を受け取る入力と復号されたアドレス信号を受け取る入力を有し、それぞれがデータ信号の選択を指示する復号されたアドレス信号に応答するデータ信号に相当する信号を表わす出力を有する複数のゲート及び、それぞれが上記複数のゲートに関連し、それぞれがその関連するゲートに接続されてその出力をその関連するゲートの出力に相当するロジック状態に駆動し、それぞれがその相当する復号されたアドレス信号に接続されている分離手段を有しそのデータ信号の非選択を指示する上記の復号されたアドレス信号に応答してその出力をハイインピーダンス状態にする複数の駆動器とから構成され、上記複数の駆動器の出力がともに結合されて選択されたデータ信号のロジック状態に該当するロジック状態を示すことを特徴とするコラム選択回路。
【請求項２】上記複数の駆動器がそれぞれ、関連するゲートの出力に接続されているゲートを有するプルダウントランジスタ、及びプルアップ負荷とから構成され、上記分離手段は、関連の復号されたアドレス信号に接続されているそのゲートを有するアイソレーショントランジスタからなり、上記アイソレーショントランジスタはそのデータ信号の非選択を指示する上記の復号されたアドレス信号に応答して非導通状態であり、上記プルダウントランジスタ及び上記アイソレーショントランジスタのプルアップ負荷とソース −ドレーン間経路は電源ノードと基準ノードの間に直列に接続されている請求項１記載のコラム選択回路。
【請求項３】上記プルアツプ負荷がトランジスタであ
り、その関連ゲートの出力を受け取るため結合されているゲートを有し、上記プルダウントランジスタと上記アイソレーショントランジスタのソース− ドレン間経路と直列に接続されているソース−ドレン間経路を有する請求項２記載のコラム選択回路。
【請求項４】上記ゲートがそれぞれデータ信号の非選
択を指示する関連の復号されたアドレス信号に応答して第１のロジック状態を示す請求項１記載のコラム選択回路。
【請求項５】上記の複数の駆動器が、関連ゲートの出力に結合されているそのゲートを有するプルダウントランジスタ、関連ゲートの出力を受け取ってデータ信号の非選択を指示する関連の復号されたアドレス信号に応答して上記プルアップトランジスタを非導通状態とするように結合されたゲートを有するプルアップトランジスタから構成され、上記隔離手段が、関連の復号されたアドレス信号を受け取るように結合されたゲートを有するアイソレーショントランジスタから構成され、上記アイソレーショントランジスタがデータ信号の非選択を指示する上記の復号されたアドレス信号に応答して非導通となり、上記プルダウントランジスタのソース−ドレン経路が上記アイソレーショントランジスタのソース−ドレン経路と基準ノードの間に直列に接続され、上記プルダウントランジスタのソース−ドレン経路が上記アイソレーショントランジスタのソース−ドレン経路と電源ノードの間に直列に接続され、上記駆動器の出力が上記プルアップ及びアイソレーショントランジスタの接合点にある、請求項４記載のコラム選択回路。
【請求項６】コラムアドレス信号に対応する記憶装置
のデータラインを選択するための多段コラムデコーダにおいて、上記コラムアドレス信号の定められたビット数を復号するための第１のアドレス信号デコーダ、上記第１のアドレス信号デコーダにより復号された信号以外の上記コラムアドレス信号の定められたビット数を復号するための第２のアドレス信号デコーダ、それぞれが複数の上記記憶装置のデータライン及び上記第１のアドレス信号デコーダの出力に接続され、それぞれが上記第１のアドレス信号デコーダの出力に応答するそれらからの出力の対するデータラインを選択する複数の第１選択段階、及び後述の１個の第２選択段階から構成され、上記のそれぞれの第１選択段階が、それぞれデータ信号を受け取るための入力及び上記第１のアドレス信号デコーダからの復号されたアドレス信号を受け取るための入力を有し、それぞれデータ信号の選択を指示するその復号されたアドレス信号に応答するデータに相当する信号を現わすための出力を有する複数のゲート、それぞれが上記複数のゲートの１つに関連し、それぞれその関連するゲートの出力に接続されてその関連するゲートの出力に相当するロジック状態にその出力を駆動し、それぞれがその相当する復号されたアドレス信号に接続されてそのデータ信号の非選択を指示する上記の復号されたアドレス信号に応答してその出力をハイインピーダンス状態に置く隔離手段を有する複数の駆動器から構成され、第１選択段階のそれぞれの複数の駆動器の出力はともにそれらの第１選択段階の出力を表わすように接続され、第２の選択段階は複数の第１選択段階の出力及び第２のアドレス信号デコーダの出力に接続されて上記第２のアドレス信号デコーダからの復号されたアドレス信号に応答して複数の第１選択段階の出力の１つを選択するように構成されている多段コラムデコーダ。
【請求項７】上記第２の選択段階が、それぞれ上記第１選択段階の関連する１つの出力を受け取る入力、及び上記第２のアドレス信号デコーダからの復号されたアドレス信号を受け取る入力を有し、またそれぞれがその選択を指示する復号されたアドレス信号に応答するその関連第１選択段階の出力に相当する信号を表わすための出力を有する複数のゲート、及びそれぞれが上記複数のゲートに関連し、それぞれがその関連するゲートの出力に接続されてその関連するゲートの出力に相当するロジック状態にその出力を駆動し、またそれぞれがその対応する復号されたアドレス信号に接続されてその関連第１選択段階の非選択を指示する上記の復号されたアドレス信号に該当するハイインピーダンにその出力を置くための複数の駆動器から構成され、上記第２の選択段階の複数の駆動器のそれぞれがともに接続されて上記第１選択段階の選ばれた１つの出力を表わすように構成されている請求項６記載のコラムデコーダ。
【請求項８】複数の第２の選択段階から構成されると
ともに、更に、上記第１及び第２のアドレス信号デコーダにより復号されたアドレス信号以外の上記コラムアドレス信号の定められたビツト数のアドレス信号を復号するための第３のアドレス信号デコーダ、及び、複数の第２の選択段階の出力及び第３のアドレス信号デコーダの出力に接続されて上記第３のアドレス信号デコーダからの復号されたアドレス信号に対応する複数の第２の選択段階の出力の１つを選択するための１つの第３の選択段階から構成される、請求項６記載のコラムデコーダ。
【請求項９】上記第３の選択段階が、それぞれが上記第２の選択段階の関連する１つの出力を受け取る入力及び上記第３のアドレス信号デコーダの出力を受け取る入力を有し、またそれぞれがその選択を指示する復号されたアドレス信号に応答するその関連第２選択段階の出力に相当する信号を表わすための出力を有する複数のゲート、及びそれぞれが上記複数のゲートに関連し、それぞれがその関連ゲートの出力に接続された入力を有して関連ゲートの出力に相当するロジック状態にその出力を駆動し、またそれぞれがその相当する復号されたアドレス信号に接続され、その関連第２選択段階の選択を指示する復号されたアドレス信号に応答してその出力をハイインピーダンス状態に置く複数の駆動器から構成され、上記第３の選択段階の複数の駆動器のそれぞれがともに接続されて上記第２選択段階の選ばれた１つの出力を表わすようになっている請求項８記載のコラムデコーダ。