JPH0562874A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH0562874A JPH0562874A JP3224499A JP22449991A JPH0562874A JP H0562874 A JPH0562874 A JP H0562874A JP 3224499 A JP3224499 A JP 3224499A JP 22449991 A JP22449991 A JP 22449991A JP H0562874 A JPH0562874 A JP H0562874A
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- JP
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- semiconductor chip
- exposure
- divided
- semiconductor
- semiconductor device
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- Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)
- Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
Abstract
(57)【要約】
【目的】 半導体装置の製造工程において高精度の位置
合わせ及び露光を行うことが可能な半導体装置の製造方
法に関し、半導体チップ単位のローテーション、傾斜、
オフセット等のパラメータに基づく補正による露光にお
いて発生していた許容値を超えるバラツキの発生を防止
することを目的とする。 【構成】 半導体基板１に形成した半導体チップ11のレ
チクルを用いて露光を行う半導体装置の製造方法であっ
て、半導体チップ11の不活性領域11b 及び活性領域11a
内に設けた位置合わせマーク11c と11d とによりこの半
導体チップ11の活性領域11a を複数の分割領域21,22,2
3, 24に分割し、この分割領域21,22,23,24毎にこの半導
体基板１の位置ずれを検出する工程と、複数のこの分割
領域21,22,23,24 毎の位置ずれをこの半導体チップ11単
位に統合して得られた補正をこの半導体チップ11全体に
一律に加えて位置合わせを行った後、露光を行う工程と
を含むように構成する。
合わせ及び露光を行うことが可能な半導体装置の製造方
法に関し、半導体チップ単位のローテーション、傾斜、
オフセット等のパラメータに基づく補正による露光にお
いて発生していた許容値を超えるバラツキの発生を防止
することを目的とする。 【構成】 半導体基板１に形成した半導体チップ11のレ
チクルを用いて露光を行う半導体装置の製造方法であっ
て、半導体チップ11の不活性領域11b 及び活性領域11a
内に設けた位置合わせマーク11c と11d とによりこの半
導体チップ11の活性領域11a を複数の分割領域21,22,2
3, 24に分割し、この分割領域21,22,23,24毎にこの半導
体基板１の位置ずれを検出する工程と、複数のこの分割
領域21,22,23,24 毎の位置ずれをこの半導体チップ11単
位に統合して得られた補正をこの半導体チップ11全体に
一律に加えて位置合わせを行った後、露光を行う工程と
を含むように構成する。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置の製造工程
において高精度の位置合わせ及び露光を行うことが可能
な半導体装置の製造方法に関するものである。
において高精度の位置合わせ及び露光を行うことが可能
な半導体装置の製造方法に関するものである。
【０００２】近年の半導体装置の高集積化・微細化と、
チップサイズの大型化に伴い、半導体チップ内での寸法
のバラツキを減少させる高精度の位置合わせ及び露光方
法が必要になっている。
チップサイズの大型化に伴い、半導体チップ内での寸法
のバラツキを減少させる高精度の位置合わせ及び露光方
法が必要になっている。
【０００３】以上のような状況から、高集積化・微細化
した大型半導体チップの製造工程において、高精度の位
置合わせ及び露光を行うことが可能な半導体装置の製造
方法が要望されている。
した大型半導体チップの製造工程において、高精度の位
置合わせ及び露光を行うことが可能な半導体装置の製造
方法が要望されている。
【０００４】
【従来の技術】従来の半導体装置の製造方法について図
３により詳細に説明する。図３は従来の半導体装置の位
置合わせマークの配置を示す図である。
３により詳細に説明する。図３は従来の半導体装置の位
置合わせマークの配置を示す図である。
【０００５】従来の半導体装置の比較的小型の半導体チ
ップ41を形成する半導体基板31においては、図３(a) に
示すように半導体基板31に形成された半導体チップ41の
活性領域41a の周囲の不活性領域41b には図に示すよう
に位置合わせマーク41c が形成されている。
ップ41を形成する半導体基板31においては、図３(a) に
示すように半導体基板31に形成された半導体チップ41の
活性領域41a の周囲の不活性領域41b には図に示すよう
に位置合わせマーク41c が形成されている。
【０００６】このような半導体チップの製造工程におい
ては、半導体チップ毎に半導体チップ領域のローテーシ
ョン、傾斜、オフセット等のパラメータを求め、これら
のパラメータに基づいて補正を加えて露光を行ってい
る。
ては、半導体チップ毎に半導体チップ領域のローテーシ
ョン、傾斜、オフセット等のパラメータを求め、これら
のパラメータに基づいて補正を加えて露光を行ってい
る。
【０００７】なお、ローテーションは半導体チップの回
転角誤差、傾斜は水平面からの半導体チップ表面の誤
差、オフセットはＸ，Ｙ軸方向の誤差である。従来の半
導体装置の大型の半導体チップ61を形成する半導体基板
51においても上記の比較的小型の半導体チップ41の場合
と同様に、図３(b)に示すように半導体基板51に形成さ
れた半導体チップ61の活性領域61a の周囲の不活性領域
61b には図に示すように位置合わせマーク61c が形成さ
れている。
転角誤差、傾斜は水平面からの半導体チップ表面の誤
差、オフセットはＸ，Ｙ軸方向の誤差である。従来の半
導体装置の大型の半導体チップ61を形成する半導体基板
51においても上記の比較的小型の半導体チップ41の場合
と同様に、図３(b)に示すように半導体基板51に形成さ
れた半導体チップ61の活性領域61a の周囲の不活性領域
61b には図に示すように位置合わせマーク61c が形成さ
れている。
【０００８】このような大型の半導体チップの製造工程
においても、半導体チップ毎のローテーション、傾斜、
オフセット等のパラメータを求め、これらのパラメータ
に基づいて補正を加えて露光を行っているが、半導体チ
ップ単位のローテーション、傾斜、オフセット等のパラ
メータに基づいた補正では露光面の状態を充分に把握す
ることが困難で、半導体チップの周辺部と中央部とでは
レジストのパターニング寸法に許容値を超えるバラツキ
が発生している。
においても、半導体チップ毎のローテーション、傾斜、
オフセット等のパラメータを求め、これらのパラメータ
に基づいて補正を加えて露光を行っているが、半導体チ
ップ単位のローテーション、傾斜、オフセット等のパラ
メータに基づいた補正では露光面の状態を充分に把握す
ることが困難で、半導体チップの周辺部と中央部とでは
レジストのパターニング寸法に許容値を超えるバラツキ
が発生している。
【０００９】
【発明が解決しようとする課題】以上説明した従来の半
導体装置の製造方法においては、半導体基板上に形成し
た半導体チップの活性領域の周囲の不活性領域にのみ位
置合わせマークを設け、これらの位置合わせマークによ
り画定される半導体チップ単位の領域のローテーショ
ン、傾斜、オフセットを求め、これらのパラメータに基
づいて補正を加えて露光を行っているが、半導体チップ
が大型化すると、半導体チップ単位の領域のローテーシ
ョン、傾斜、オフセット等のパラメータに基づく補正で
は、半導体チップの周辺部と中央部とではレジストのパ
ターニング寸法に許容値を超えるバラツキが発生すると
いう問題点があった。
導体装置の製造方法においては、半導体基板上に形成し
た半導体チップの活性領域の周囲の不活性領域にのみ位
置合わせマークを設け、これらの位置合わせマークによ
り画定される半導体チップ単位の領域のローテーショ
ン、傾斜、オフセットを求め、これらのパラメータに基
づいて補正を加えて露光を行っているが、半導体チップ
が大型化すると、半導体チップ単位の領域のローテーシ
ョン、傾斜、オフセット等のパラメータに基づく補正で
は、半導体チップの周辺部と中央部とではレジストのパ
ターニング寸法に許容値を超えるバラツキが発生すると
いう問題点があった。
【００１０】本発明は以上のような状況から、半導体チ
ップ単位のローテーション、傾斜、オフセット等のパラ
メータに基づく補正による露光において発生していたパ
ターニング寸法の許容値を超えるバラツキの発生を防止
することが可能となる半導体装置の製造方法の提供を目
的としたものである。
ップ単位のローテーション、傾斜、オフセット等のパラ
メータに基づく補正による露光において発生していたパ
ターニング寸法の許容値を超えるバラツキの発生を防止
することが可能となる半導体装置の製造方法の提供を目
的としたものである。
【００１１】
【課題を解決するための手段】本発明の第１の半導体装
置の製造方法は、半導体基板に形成した半導体チップの
レチクルを用いて露光を行う半導体装置の製造方法であ
って、半導体チップの不活性領域に設けた位置合わせマ
ークと、半導体チップの活性領域内に設けた位置合わせ
マークとによりこの半導体チップの活性領域を複数の分
割領域に分割し、これらの分割領域毎にこの半導体基板
の位置ずれを検出する工程と、複数のこれらの分割領域
毎の位置ずれをこの半導体チップ単位に統合して得られ
た補正をこの半導体チップ全体に一律に加えて位置合わ
せを行った後、露光を行う工程とを含むように構成す
る。
置の製造方法は、半導体基板に形成した半導体チップの
レチクルを用いて露光を行う半導体装置の製造方法であ
って、半導体チップの不活性領域に設けた位置合わせマ
ークと、半導体チップの活性領域内に設けた位置合わせ
マークとによりこの半導体チップの活性領域を複数の分
割領域に分割し、これらの分割領域毎にこの半導体基板
の位置ずれを検出する工程と、複数のこれらの分割領域
毎の位置ずれをこの半導体チップ単位に統合して得られ
た補正をこの半導体チップ全体に一律に加えて位置合わ
せを行った後、露光を行う工程とを含むように構成す
る。
【００１２】本発明の第２の半導体装置の製造方法は、
半導体チップのこの不活性領域に設けた位置合わせマー
クと、この半導体チップの活性領域内に設けた位置合わ
せマークとによりこの半導体チップの活性領域を複数の
分割領域分割し、これらの分割領域毎にこの半導体基板
の位置ずれを検出する工程と、複数のこれらの分割領域
単位毎にこの位置ずれに基づく補正を加え、これらの分
割領域単位毎に露光を行う工程とを含むように構成す
る。
半導体チップのこの不活性領域に設けた位置合わせマー
クと、この半導体チップの活性領域内に設けた位置合わ
せマークとによりこの半導体チップの活性領域を複数の
分割領域分割し、これらの分割領域毎にこの半導体基板
の位置ずれを検出する工程と、複数のこれらの分割領域
単位毎にこの位置ずれに基づく補正を加え、これらの分
割領域単位毎に露光を行う工程とを含むように構成す
る。
【００１３】
【作用】即ち本発明においては半導体チップの活性領域
にも位置合わせマークを設け、半導体チップの不活性領
域に設けた位置合わせマークと併用して半導体チップを
複数の分割領域に分割し、個々の分割領域毎にローテー
ション、傾斜、オフセット等のパラメータを求め、これ
らのパラメータにより露光を行うので、半導体チップ単
位のローテーション、傾斜、オフセット等のパラメータ
に基づく補正による露光において発生していたパターニ
ング寸法の許容値を超えるバラツキを減少させることが
可能となる。
にも位置合わせマークを設け、半導体チップの不活性領
域に設けた位置合わせマークと併用して半導体チップを
複数の分割領域に分割し、個々の分割領域毎にローテー
ション、傾斜、オフセット等のパラメータを求め、これ
らのパラメータにより露光を行うので、半導体チップ単
位のローテーション、傾斜、オフセット等のパラメータ
に基づく補正による露光において発生していたパターニ
ング寸法の許容値を超えるバラツキを減少させることが
可能となる。
【００１４】
【実施例】以下図１により活性領域を４分割する本発明
の一実施例の半導体装置の製造方法について詳細に説明
する。
の一実施例の半導体装置の製造方法について詳細に説明
する。
【００１５】図１は本発明による一実施例の半導体装置
の位置合わせマークの配置を示す図である。本発明によ
る一実施例の半導体装置の半導体チップ11を形成する半
導体基板１においては、図１に示すように半導体基板１
に形成された半導体チップ11の活性領域11a の周囲の不
活性領域11b には図に示すような位置合わせマーク11c
が形成されており、半導体チップ11の活性領域11a の中
心にも位置合わせマーク11dが設けられている。
の位置合わせマークの配置を示す図である。本発明によ
る一実施例の半導体装置の半導体チップ11を形成する半
導体基板１においては、図１に示すように半導体基板１
に形成された半導体チップ11の活性領域11a の周囲の不
活性領域11b には図に示すような位置合わせマーク11c
が形成されており、半導体チップ11の活性領域11a の中
心にも位置合わせマーク11dが設けられている。
【００１６】このような半導体チップの製造工程におい
てレチクルを用いて露光を行う場合には、これらの不活
性領域11b に設けた位置合わせマーク11c と活性領域11
a に設けた位置合わせマーク11d とにより活性領域11a
を分割領域21、分割領域22、分割領域23、分割領域24に
４分割し、それぞれの分割領域毎にローテーション、傾
斜、オフセット等のパラメータを求め、これらの複数の
分割領域21,22,23,24毎のローテーション、傾斜、オフ
セットをこの半導体チップ11単位に統合して得られたロ
ーテーション、傾斜、オフセットに基づく補正を半導体
チップ11全体に一律に加えて位置合わせを行った後、半
導体チップ11全体に一度に露光を行っている。或いは各
分割領域21,22,23,24 毎に各レチクルを用意し、各分割
領域21,22,23,24 毎に各々レチクルを用意し、各分割領
域21,22,23,24 毎に位置合わせと露光を行ってもよい。
てレチクルを用いて露光を行う場合には、これらの不活
性領域11b に設けた位置合わせマーク11c と活性領域11
a に設けた位置合わせマーク11d とにより活性領域11a
を分割領域21、分割領域22、分割領域23、分割領域24に
４分割し、それぞれの分割領域毎にローテーション、傾
斜、オフセット等のパラメータを求め、これらの複数の
分割領域21,22,23,24毎のローテーション、傾斜、オフ
セットをこの半導体チップ11単位に統合して得られたロ
ーテーション、傾斜、オフセットに基づく補正を半導体
チップ11全体に一律に加えて位置合わせを行った後、半
導体チップ11全体に一度に露光を行っている。或いは各
分割領域21,22,23,24 毎に各レチクルを用意し、各分割
領域21,22,23,24 毎に各々レチクルを用意し、各分割領
域21,22,23,24 毎に位置合わせと露光を行ってもよい。
【００１７】また、このような半導体チップの製造工程
において電子ビームを用いて露光を行う場合には、これ
らの不活性領域11b に設けた位置合わせマーク11c と活
性領域11a に設けた位置合わせマーク11dとにより活性
領域11aを分割領域21、分割領域22、分割領域23、分割
領域24に４分割し、それぞれの分割領域毎にローテーシ
ョン、傾斜、オフセット等のパラメータを求め、複数の
分割領域21,22,23,24 単位毎のローテーション、傾斜、
オフセットに基づく補正を各分割領域21,22,23,24 に加
えて位置合わせを行い、分割領域21,22,23,24 単位毎に
電子ビームにより露光を行っている。
において電子ビームを用いて露光を行う場合には、これ
らの不活性領域11b に設けた位置合わせマーク11c と活
性領域11a に設けた位置合わせマーク11dとにより活性
領域11aを分割領域21、分割領域22、分割領域23、分割
領域24に４分割し、それぞれの分割領域毎にローテーシ
ョン、傾斜、オフセット等のパラメータを求め、複数の
分割領域21,22,23,24 単位毎のローテーション、傾斜、
オフセットに基づく補正を各分割領域21,22,23,24 に加
えて位置合わせを行い、分割領域21,22,23,24 単位毎に
電子ビームにより露光を行っている。
【００１８】本実施例では活性領域を４分割した場合に
ついて説明したが、活性領域の大きさに応じて図２に示
すように９分割して位置合わせ、露光を行えば、より高
精度の位置合わせ、露光を行うことが可能となる。
ついて説明したが、活性領域の大きさに応じて図２に示
すように９分割して位置合わせ、露光を行えば、より高
精度の位置合わせ、露光を行うことが可能となる。
【００１９】
【発明の効果】以上の説明から明らかなように、本発明
によれば極めて簡単な位置合わせマークを半導体チップ
の活性領域に設けてこの活性領域を複数の分割領域に分
割し、それぞれの分割領域毎のローテーション、傾斜、
オフセット等のパラメータに基づいた補正により位置合
わせ、露光を行うことができるので、極めて高精度の位
置合わせ、露光を行うことが可能となる利点があり、著
しい経済的及び、信頼性向上の効果が期待できる半導体
装置の製造方法の提供が可能である。
によれば極めて簡単な位置合わせマークを半導体チップ
の活性領域に設けてこの活性領域を複数の分割領域に分
割し、それぞれの分割領域毎のローテーション、傾斜、
オフセット等のパラメータに基づいた補正により位置合
わせ、露光を行うことができるので、極めて高精度の位
置合わせ、露光を行うことが可能となる利点があり、著
しい経済的及び、信頼性向上の効果が期待できる半導体
装置の製造方法の提供が可能である。
【図１】 本発明による一実施例の半導体装置の位置合
わせマークの配置を示す図、
わせマークの配置を示す図、
【図２】 本発明による他の実施例の半導体装置の位置
合わせマークの配置を示す図、
合わせマークの配置を示す図、
【図３】 従来の半導体装置の位置合わせマークの配置
を示す図、
を示す図、
１は半導体基板、11は半導体チップ、11aは活性領域、1
1bは不活性領域、11cは位置合わせマーク、11dは位置合
わせマーク、21,22,23,24は分割領域、
1bは不活性領域、11cは位置合わせマーク、11dは位置合
わせマーク、21,22,23,24は分割領域、
Claims (2)
- 【請求項１】 半導体基板(1) に形成した半導体チップ
(11)のレチクルを用いて露光を行う半導体装置の製造方
法であって、 半導体チップ(11)の不活性領域(11b) に設けた位置合わ
せマーク(11c) と、半導体チップ(11)の活性領域(11a)
内に設けた位置合わせマーク(11d) とにより前記半導体
チップ(11)の活性領域(11a)を複数の分割領域(21,22,2
3,24)に分割し、該分割領域(21,22,23,24)毎に前記半導
体基板(1)の位置ずれを検出する工程と、 複数の前記分割領域(21,22,23,24) 毎の位置ずれを前記
半導体チップ(11)単位に統合して得られた補正を前記半
導体チップ(11)全体に一律に加えて位置合わせを行った
後、露光を行う工程と、 を含むことを特徴とする半導体装置の製造方法。 - 【請求項２】 前記不活性領域(11b) に設けた位置合わ
せマーク(11c) と、前記半導体チップ(11)の活性領域(1
1a) 内に設けた位置合わせマーク(11d) とにより前記半
導体チップ(11)の活性領域(11a) を複数の分割領域(21,
22,23,24) に分割し、該分割領域(21,22,23,24) 毎に前
記半導体基板(1) の位置ずれを検出する工程と、 複数の前記分割領域(21,22,23,24) 単位毎に前記位置ず
れに基づく補正を加え、前記分割領域(21,22,23,24) 単
位毎に露光を行う工程と、 を含むことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3224499A JPH0562874A (ja) | 1991-09-05 | 1991-09-05 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3224499A JPH0562874A (ja) | 1991-09-05 | 1991-09-05 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0562874A true JPH0562874A (ja) | 1993-03-12 |
Family
ID=16814761
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3224499A Withdrawn JPH0562874A (ja) | 1991-09-05 | 1991-09-05 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0562874A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7732239B2 (en) | 2007-04-12 | 2010-06-08 | Renesas Technology Corp. | Method for manufacturing solid-state image sensor |
| JP2013153217A (ja) * | 2005-10-31 | 2013-08-08 | Kla-Encor Corp | オーバレイ測定用の目盛校正曲線を生成する方法 |
| CN112180691A (zh) * | 2020-09-30 | 2021-01-05 | 上海华力集成电路制造有限公司 | 拼接芯片的线上监控方法 |
-
1991
- 1991-09-05 JP JP3224499A patent/JPH0562874A/ja not_active Withdrawn
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013153217A (ja) * | 2005-10-31 | 2013-08-08 | Kla-Encor Corp | オーバレイ測定用の目盛校正曲線を生成する方法 |
| US7732239B2 (en) | 2007-04-12 | 2010-06-08 | Renesas Technology Corp. | Method for manufacturing solid-state image sensor |
| US8030693B2 (en) | 2007-04-12 | 2011-10-04 | Renesas Electronics Corporation | Solid-state image sensor |
| CN112180691A (zh) * | 2020-09-30 | 2021-01-05 | 上海华力集成电路制造有限公司 | 拼接芯片的线上监控方法 |
| CN112180691B (zh) * | 2020-09-30 | 2024-01-09 | 上海华力集成电路制造有限公司 | 拼接芯片的线上监控方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
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