JPH056313A

JPH056313A - メモリアクセス制御装置

Info

Publication number: JPH056313A
Application number: JP3183009A
Authority: JP
Inventors: Kenji Yamamoto; 憲治山本
Original assignee: Oki Electric Industry Co Ltd
Current assignee: Oki Electric Industry Co Ltd
Priority date: 1991-06-27
Filing date: 1991-06-27
Publication date: 1993-01-14

Abstract

(57)【要約】【構成】この装置は、メモリ部２から読み出されたデ
ータをデータ保持部６に一時的に保持し、データの読み
出しと誤り訂正部３の誤り訂正処理とをパイプライン処
理により行いアクセスを高速化する。この場合、訂正済
みデータの同時書き戻しが不可能なため、そのデータの
アドレスを保持しておき、あるいは訂正済みのデータを
記憶しておき、プロセッサ５のメモリアクセス終了後、
書き戻し処理を行う。【効果】メモリアクセスと誤り訂正が同時進行し、従
来のニブルモードのメモリアクセスのより高速化を図る
ことができる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はメモリから読み出された
データの誤りを訂正する誤り訂正機能を有し、高速アク
セスの可能なメモリアクセス制御装置に関する。

【０００２】

【従来の技術】図２に、従来のメモリアクセス制御装置
ブロック図を示す。図の装置には、メモリ制御部１と、
これによってアクセスを制御されるメモリ部２と、誤り
訂正部３が設けられ、これらがプロセッサ４によりアク
セスされる構成となっている。このメモリ部２は、例え
ばダイナミックランダムアクセスメモリ（ＤＲＡＭ）か
らなる。また、誤り訂正部３は、メモリ部２から読み出
されたデータの誤りをチェックしてデータを修正し、プ
ロセッサ４に転送したりメモリ部２に書き戻す処理を行
う回路である。図のプロセッサ４からは、メモリ部２を
アクセスするための信号Address （１０）がメモリ制御
部１に向け出力される。また、この他に通常の速度でメ
モリアクセスを要求する信号ＭＲＥＱ１（１００）と高
速メモリアクセスを要求する信号ＭＲＥＱ２（１０１）
が出力される。

【０００３】一方、メモリ制御部１からは、プロセッサ
４の要求を受け付けアクセス処理を実行する場合に出力
される正常応答信号ＤＴＡＣＫ（１０２）あるいは、異
常応答信号ＭＥＲＲ（１０３）がプロセッサ４に向け出
力される。また、メモリ制御部１からメモリ部２に対し
ては、アクセスのためのメモリアドレスＭＡ（２００）
と、ローアドレス制御信号ＲＡＳ（２０１）と、コラム
アドレス制御信号ＣＡＳ（２０２）と、ライトイネーブ
ル信号ＷＥ（２０３）が出力される。メモリ部２から読
み出されたデータ２０は、誤り訂正部３に入力し、誤り
訂正部３からは、１ビット誤りが発生した場合これを通
知する信号ＥＲＲ１を、２ビット誤りが発生した場合同
じくＥＲＲ２を、メモリ制御部１に向け出力する構成と
されている。誤り訂正部３からは、訂正済みデータ２１
がメモリ部２に向け出力され、書き戻し処理が行われる
一方、データバス１１を介してメモリ部２から読み出さ
れたデータがプロセッサ４に向け出力される。

【０００４】図３に、従来の通常のメモリリードアクセ
ス動作のタイムチャートを示す。図（ａ）は、メモリア
ドレスＭＡ（２００）を示し、（ｂ）はローアドレス制
御信号ＲＡＳ（２０１）、（ｃ）はコラムアドレス制御
信号ＣＡＳ（２０２）、（ｄ）はメモリ部２から読み出
されたデータＲＤ（２０）、（ｅ）は訂正済みデータDa
ta（１１）、（ｆ）は正常応答信号ＤＴＡＣＫ（１０
２）を示している。図において、メモリ制御部１からメ
モリ部２に対し、ローアドレスとコラムアドレスが図の
（ａ）に示すように所定のタイミングで出力される。

【０００５】ローアドレス制御信号ＲＡＳ（２０１）
は、時刻Ｔ１に有効になり時刻Ｔ５までその状態を保持
する［図３（ｂ）］。また、コラムアドレス制御信号Ｃ
ＡＳ（２０２）は、時刻Ｔ２に有効になり、時刻Ｔ５ま
でその状態を継続する［図３（ｃ）］。ローアドレスと
コラムアドレスが共に有効になるとメモリ部２からデー
タＲＤ（２０）が図３（ｄ）に示すように読み出され、
時刻Ｔ３〜時刻Ｔ４の間に誤り訂正部３において、その
誤り訂正が行われる。そして、正常な場合はそのまま、
誤りがあった場合は訂正後のデータが時刻Ｔ４〜Ｔ５の
間有効になり、図３（ｆ）に示すようにメモリ制御部１
から正常応答信号ＤＴＡＣＫ（１０２）がプロセッサ４
に向け出力される。このＤＴＡＣＫ（１０２）が有効な
間、プロセッサ４がデータData（１１）を受け入れる。
なお、このような通常のメモリリードアクセス動作の際
には、プロセッサ４からアクセス要求信号ＭＲＥＱ１
（１００）がメモリ制御部１に向け出力され、そのアク
セス動作が開始される。そして図のように時間ｔＡの間
メモリアクセス処理が実行され、時刻ｔＥの間誤り訂正
処理が実行されることになる。

【０００６】図４に、従来の通常のメモリリードアクセ
ス動作の際に読み出されたデータに１ビット誤りが発生
したときの動作タイムチャートを示す。図の（ａ）
（ｂ）（ｃ）は、図３に示した（ａ）（ｂ）（ｃ）と同
様の信号で、（ｄ）は図２のメモリ制御部１からメモリ
部２に向けて出力されるライトイネーブル信号ＷＥ（２
０３）、（ｅ）はメモリ部２から読み出されたリードデ
ータＲＤ（２０）、（ｆ）は、図２の誤り訂正部３がメ
モリ部２から読み出されたデータに誤りを検出した場合
に、メモリ制御部１に向け出力される１ビット誤り信号
ＥＲＲ１（３００）、（ｇ）はメモリ部２に対する書き
戻しデータＷＤ（２１）を示している。なお、（ｈ）
（ｉ）は図３の（ｅ）（ｆ）と同様の内容の信号であ
る。図に示すように、（ｅ）に示すメモリ部２から読み
出されたデータＲＤ（２０）が誤り訂正（ＥＣＣ）処理
によって誤りを発見されると、誤り訂正部３は訂正後の
データData（１１）をプロセッサ４に向け出力すると共
に、メモリ部２に対し、書き戻しデータＷＤ（２１）を
出力する。このようにしてメモリ部２に格納されたデー
タの訂正が行われる。

【０００７】上記図３及び図４に示した通常のメモリリ
ードアクセス動作は、図２に示すプロセッサ４から任意
のアドレス信号が出力され、これによってメモリ部２が
アクセスする場合に適する。しかしながら、メモリ部２
をダイナミックランダムアクセスメモリにより構成する
と、ローアドレスを変化させずにコラムアドレスのみを
変化させるような比較的狭い範囲のメモリアクセスが行
える。こうすれば、アクセス速度が向上し、演算処理の
高速化を図ることができることが知られている。この動
作をニブルモードと呼んでいる。このモードでは、ロー
アドレスを一定にしたまま、コラムアドレスを１ずつイ
ンクリメントしてメモリアクセスを行う。

【０００８】図５には、従来の高速なメモリリードアク
セス動作のタイムチャートを示す。図５（ａ）〜（ｆ）
に示す信号は、図３（ａ）〜（ｆ）に示す信号と同様で
ある。図５（ａ）に示すように、図２に示すメモリ制御
部１はメモリアドレスＭＡ（２００）をＡＣからＡＣ＋
３…というように順に出力する。ここでまず、ローアド
レス制御信号ＲＡＳ（２０１）は、時刻Ｔ１に有効にな
りその後継続してその状態を保持する［図５（ｂ）］。
一方、図５（ｃ）に示すように、コラムアドレス制御信
号ＣＡＳ（２０２）は、時刻Ｔ２に有効になり、時刻Ｔ
５に一旦無効になると再び時刻Ｔ６で有効になり、時刻
Ｔ９で再び無効になる。このような周期でコラムアドレ
ス制御信号が“１”ずつインクリメントされ。ここで
（ｄ）に示すように、時刻Ｔ３〜Ｔ５、時刻Ｔ７〜Ｔ９
というタイミングでデータが読み出され、これが図２に
示す誤り訂正部３のチェックを経てプロセッサ４に向け
出力される［図５（ｅ）］。正常応答信号ＤＴＡＣＫ
（１０２）の出力タイミング［図５（ｆ）］は、図３に
示すものと同様である。図５を見て分かるように、この
モードにおけるメモリアクセスは、最初のアドレスのメ
モリアクセス処理時間ｔＡは図３に示したものと変わら
ないが、その後のコラムアドレスの切り替えが短時間ｔ
Ａ′に行われるため、全体として高速アクセスが可能と
なっている。

【０００９】

【発明が解決しようとする課題】ところで、上記の図５
のタイムチャートに示したような高速メモリリードアク
セスにおいても、図４で示したようなデータの訂正と書
き戻し処理が実行される。従って、図５に示すように例
えば時刻Ｔ３〜Ｔ４の間に誤り訂正処理のための時間ｔ
Ｅを設けなければならない。このために、メモリアクセ
ス動作をさらに高速化しようとすれば、この誤り訂正機
能を削除しなければならないという問題がある。しかし
ながら、このような誤り訂正機能を削除すればデータの
信頼性が低下し、高精度の演算処理が困難になる。本発
明は以上の点に着目してなされたもので、誤り訂正機能
を損なうことなく、従来よりさらに高速なメモリアクセ
スが可能なメモリアクセス制御装置を提供することを目
的するものである。

【００１０】

【課題を解決するための手段】本発明の第１発明は、プ
ロセッサのアクセスによってメモリ部から読み出された
データの誤りを訂正する誤り訂正部と、メモリアクセス
と誤り訂正のパイプライン処理のために、前記メモリ部
から読み出されたデータを一時的に保持し、前記誤り訂
正部に向けて出力するデータ保持部と、前記誤り訂正部
により訂正されたデータが格納されていたメモリアドレ
スを保持する誤りアドレス保持部と、前記プロセッサの
メモリアクセス終了後、前記誤りアドレス保持部に保持
されたメモリアドレスをアクセスして、前記誤り訂正部
により訂正された訂正済みデータを前記メモリ部に書き
戻す書き戻し制御部とを備えたことを特徴とするメモリ
アクセス制御装置に関する。

【００１１】さらに本発明の第２発明は、プロセッサの
アクセスによってメモリから読み出されたデータの誤り
を訂正する誤り訂正部と、メモリアクセスと誤り訂正の
パイプライン処理のために、前記メモリから読み出され
たデータを一時的に保持し、前記誤り訂正部に向けて出
力するデータ保持部と、前記プロセッサによるメモリア
クセスの際に前記誤り訂正部からプロセッサに向けて出
力された全てのデータをアクセスアドレス順に記憶する
出力データ記憶部と、そのメモリアクセスの際に最初に
アクセスされたメモリアドレスを保持する先頭アドレス
保持部と、前記プロセッサによるメモリアクセス終了
後、前記先頭アドレス保持部から読み出したメモリアド
レスから順に前記出力データ記憶部中のデータを前記メ
モリに書き戻す書き戻し制御部とを備えたことを特徴と
するメモリアクセス制御装置に関する。

【００１２】

【作用】この装置は、メモリ部から読み出されたデータ
をデータ保持部に一時的に保持し、データの読み出しと
誤り訂正部の誤り訂正処理とをパイプライン処理により
行いアクセスを高速化する。この場合、訂正済みデータ
の同時書き戻しが不可能なため、そのデータのアドレス
を保持しておき、あるいは訂正済みのデータを記憶して
おき、プロセッサのメモリアクセス終了後、書き戻し処
理を行う。これによりメモリアクセスと誤り訂正が同時
進行し、従来のニブルモードのよりメモリアクセスの高
速化を図ることができる。

【００１３】

【実施例】以下、本発明を図の実施例を用いて詳細に説
明する。図１は、本発明の第１発明のメモリアクセス制
御装置実施例を示すブロック図である。この装置におい
て、メモリ制御部１とメモリ部２及び誤り訂正部３の構
成は、従来装置と変わるところはない。ここで、本発明
の装置には、メモリ部２から読み出されたデータＲＤ
（２０）が一時的に保持されるデータ保持部６が設けら
れている。このデータ保持部６には、メモリ制御部１か
ら所定のタイミングで読み出されたデータをラッチする
ための指示信号ＤＬＴ（４００）が出力される。

【００１４】メモリ制御部１からメモリ部２に向け出力
される各信号２００〜２０３は、すでに図２を用いて説
明した信号と同一の内容のものである。また、誤り訂正
部３からメモリ制御部１に向け出力される信号３００及
び３０１もすでに図２を用いて説明したものと同様の内
容のものである。さらに、プロセッサ５からメモリ制御
部１に向け出力される信号１０、１００、１０１、１０
２、１０３も図２において説明したものと同様の内容の
信号である。ここで、この発明においては、プロセッサ
５から出力されるアドレス信号１０が、誤りアドレス保
持部７に向け出力されるよう構成されている。この誤り
アドレス保持部７は、誤り訂正部３から出力される１ビ
ット誤り信号ＥＲＲ１（３００）が、ＮＯＲゲート８を
介して入力し、これによりアドレス信号１０をラッチす
る構成とされている。

【００１５】また、このアドレス信号は、プロセッサ５
から出力される読み出し信号ＥＲＡＲＤ（１０５）によ
って、プロセッサ５に読み出される構成とされている。
なお、ＮＯＲゲート８には、プロセッサ５から出力され
るメモリアクセスの要求信号ＭＲＥＱ２（１０１）が入
力するよう構成されている。また、プロセッサ５には、
プロセッサ５がメモリ部２のメモリアクセスを終了した
後、そのメモリアクセスによってデータ誤りが発見され
た場合、そのデータの書き戻しを請求する書き戻し制御
部９が設けられている。この書き戻し制御部９には、Ｎ
ＯＲゲート８の出力信号が入力する。ＮＯＲゲート８の
出力信号１０４は、１ビット誤りが発生したことを通知
する割込み信号ＩＮＴとされる。

【００１６】図６に、上記のような本発明の第１発明の
装置の動作を示すタイムチャートを図示した。図の
（ａ）から（ｄ）は、先に図３を用いて説明した（ａ）
から（ｄ）に示す内容の信号と同様で、（ａ）は、メモ
リ制御部１から出力されるメモリアドレスＭＡ（２０
０）。（ｂ）は、ローアドレス制御信号ＲＡＳ（２０
１）。（ｃ）は、コラムアドレス制御信号ＣＡＳ（２０
２）。（ｄ）は、メモリ２から読み出されたデータＲＤ
（２０）である。また、（ｅ）は、データＲＤ（２０）
をデータ保持部６に保持する指示信号ＤＬＴ（４００）
で、（ｆ）は、データ保持部６に保持されて、所定のタ
イミングで誤り訂正部３に向け出力されるデータＲＤＬ
（２２）である。さらに、誤り訂正部３でチェックさ
れ、あるいは訂正されたデータData（１１）を図６
（ｇ）に示し、正常応答信号ＤＴＡＣＫ（１０２）を図
６（ｈ）に示した。

【００１７】また、図６（ｉ）は、誤り訂正部３から出
力される１ビット誤り通知用の信号ＥＲＲ１（３００）
で、（ｊ）はプロセッサ５からメモリ制御部１に向け出
力されるアドレス信号Address （１０）、さらに、
（ｋ）は、高速メモリリードアクセスを要求するための
信号ＭＲＥＱ２（１０１）、（ｌ）は、１ビット誤りが
発生したことをプロセッサ５に通知するための割り込み
信号ＩＮＴ（１０４）である。なお、以下の説明はいず
れもニブルモードによる高速アクセスを実行する動作で
ある。

【００１８】図６に示すように、まず、プロセッサ５か
ら予め先頭アドレスを示すアドレス信号ＭＡ（２００）
が（ｊ）に示すように出力され、同時に高速アクセスを
要求する信号ＭＲＥＱ２（１０１）が（ｋ）に示すよう
に出力される。これに従ってメモリ制御部１からメモリ
部２に向けメモリアドレスＭＡ（２００）が出力され
［図６（ａ）］、（ｂ）に示すように、ローアドレス制
御信号ＲＡＳ（２０１）が時刻Ｔ１に有効になる。その
後（ｃ）に示すように時刻Ｔ２にコラムアドレス制御信
号ＣＡＳ（２０２）が有効になり、時刻Ｔ３に（ｄ）に
示すようにメモリ２からデータＲＤ（２０）が読み出さ
れる。

【００１９】なお、（ｅ）に示すようにデータが読み出
された時刻Ｔ３からデータラッチ信号ＤＬＴ（４００）
が有効になり、これによってデータ保持部６がメモリ部
２から出力されたデータを保持する。そして、時刻Ｔ３
〜時刻Ｔ７の間は、データ保持部６の出力するデータＲ
ＤＬ（２２）が有効となり、これが、誤り訂正部３に向
け出力され、チェックあるいは誤り訂正を受ける。これ
は図６（ｇ）に示すようにプロセッサ５に対し、データ
Data（１１）となって出力される。このデータData（１
１）は、時刻Ｔ５〜時刻Ｔ７まで有効となり、その間図
６（ｈ）に示すように正常応答信号ＤＴＡＣＫ（１０
２）が有効となる。なお、このように時刻Ｔ１〜時刻Ｔ
３までが、最初のデータアクセスに使用される時間ｔＡ
とされ、時刻Ｔ３〜時刻Ｔ５までが誤り訂正のための時
間ｔＥとされる。

【００２０】一方、時刻Ｔ４においてコラムアドレス制
御信号ＣＡＳ（２０２）が無効となり［図６（ｃ）］、
時刻Ｔ５に再び有効となって、この時メモリ制御部１か
ら新たなメモリアドレスが出力される。これによって、
時刻Ｔ６にメモリ部２から次のデータが読み出され［図
６（ｆ）］、データラッチ信号ＤＬＴ（４００）が時刻
Ｔ７に無効となり、再び時刻Ｔ８に有効となるため、こ
の時読み出された信号が改めてデータ保持部６に保持さ
れる、従って、２番目以降のデータアクセス時間はは、
図に示す時間ｔＡ′となり、これは先に図５において示
したアクセス時間に比べて十分短縮化される。

【００２１】即ち、本発明においては、図６に示すよう
に、メモリ部２からのデータの読み出しと、誤り訂正部
３におけるデータの誤り訂正とをそれぞれタイミングを
ずらして同時進行させ、いわゆるパイプライン処理を行
うようにしたため、メモリアクセス時間にデータ誤り訂
正のための時間が含まれず、高速アクセスが可能となっ
ている。

【００２２】ところで、図６（ｉ）に示すように、時刻
Ｔ１２において読み出されたデータに１ビット誤りが発
生した場合、誤り訂正部３からその旨の信号ＥＲＲ１
（３００）が出力され、これが図１に示すＮＯＲゲート
８において反転されて、プロセッサ５に割り込み信号Ｉ
ＮＴ（１０４）として入力する［図６（ｌ）］。また、
同時にこの信号が誤りアドレス保持部７に向け出力さ
れ、この時メモリアクセスに使用されたアドレス信号
が、誤りアドレス保持部７に保持される。

【００２３】なお、このような１ビット誤りが発見され
た場合、従来は直ちにメモリ部２へそのデータの書き戻
しを行っていたが、本発明においてはパイプライン処理
を行っているために、このような書き戻しを行うことが
できない。従って、本発明の場合、プロセッサ５による
メモリ部２のアクセスが終了した後、適当な空き時間を
利用して、そのデータの書き戻し処理が行われる。この
書き戻しの処理のために、誤りの発生したデータのアド
レスを誤りアドレス保持部７に保持しておくのである。
通常、メモリアクセスの際に誤りが発生する率は極めて
低く、２以上の誤りが連続して発生する場合はほとんど
ない。従って、この第１発明の実施例においては、誤り
の発生したアドレスを誤りアドレス保持部７に一つだけ
保持するよう構成している。しかしながら、さらに信頼
性を向上させるためには、誤りアドレス保持部７は、例
えば先入れ先出しメモリにより構成し、２以上のアドレ
スを格納するようにすればよい。

【００２４】次に、図１に示すプロセッサ５中の書き戻
し制御部９による書き戻し処理の動作説明を行う。書き
戻し処理自体は、図４においてすでに従来例で説明した
動作と全く同様の内容となる。まず、書き戻し制御部９
は、プロセッサ５のメモリアクセス中に、ＮＯＲゲート
８から出力される割り込み信号ＩＮＴを監視し、１ビッ
ト誤りが発生したか否かを記憶しておく。そして、メモ
リアクセス時誤りが発生しなかった場合には書き戻し処
理は行われず、誤りが発生した場合には、プロセッサ５
のメモリアクセス終了後、適当なタイミングでアドレス
読み出しのための信号ＥＲＡＲＤ（１０５）を、誤りア
ドレス保持部７に向け出力する。

【００２５】これにより、該当するアドレス信号がプロ
セッサ５に読み出され、この信号がアドレス信号Addres
s （１０）としてメモリ制御部１に向け出力される。こ
の時同時に、通常アクセスのための要求ＭＲＥＱ１がメ
モリ制御部１に出力される。これによって、図４に示す
タイムチャートと同様にして、誤りの生じたアドレスか
らデータが読み出され、誤り訂正部３によって、そのデ
ータが訂正されてメモリ部２に書き戻される。なお、こ
の場合、データ保持部６は動作せず、メモリ部２から読
み出されたデータが誤り訂正部３にそのまま入力し、図
２で説明した従来装置と全く同様の構成の動作が実行さ
れることになる。

【００２６】図７に、本発明の第２発明のメモリアクセ
ス制御装置実施例ブロック図を示す。この装置は、図１
に示した装置と異なり、書き戻し制御部１７がプロセッ
サ１４からメモリ制御部１３の側に移されている。この
ほかにメモリ制御部１３には、プロセッサ１４のアクセ
スする先頭アドレスを保持しておくための先頭アドレス
保持部１８が設けられている。また、メモリ部２から出
力されるデータを保持するためのデータ保持部１６は、
図１に示すものと同様であるが、誤り訂正部３の出力す
るデータがプロセッサ１４に向け出力されるとともに、
出力データ記憶部１５に記憶されるように構成されてい
る。また、書き戻し制御部１７から出力データ記憶部１
５に対し、データ書き込みを指示するイネーブル信号Ｌ
Ｔ（５００）とデータ読み出しを指示するイネーブル信
号ＥＮ（５００）が入力するよう構成されている。その
他プロセッサ１４からメモリ制御部１３に向け出力され
る信号、メモリ制御部１３からメモリ部２に出力される
信号、誤り訂正部３からメモリ制御部１３に向け出力さ
れる信号等は図１に示したものと同様であり、重複する
説明を省略する。

【００２７】図７に示す本発明の第２発明の装置は、次
のように動作する。図８は、本発明の第２発明の装置の
動作を示すタイムチャートである。図の（ａ）〜（ｈ）
に示す信号は、図６において説明した（ａ）〜（ｈ）に
示す信号と同様である。また、図８（ｉ）に示す信号Ｌ
Ｔ（５０１）は、メモリ制御部１３から出力され、先に
説明したように出力データ記憶部１５に対し、誤り訂正
部３からプロセッサ１４に向け出力されるデータのラッ
チを指示する信号である。図において、ローアドレス制
御信号ＲＡＳ（２０１）は、時刻Ｔ１に有効になり、コ
ラムアドレス制御信号ＣＡＳ（２０２）は、時刻Ｔ２に
有効になる。その後、コラムアドレス制御信号ＣＡＳ
（２０２）は、時刻Ｔ２、時刻Ｔ５…というタイミング
で有効になり、アドレス信号ＭＡ（２００）がインクリ
メントされて、高速アクセスが実行される［図８
（ａ）］。

【００２８】そして、（ｄ）に示すように、データＲＤ
（２０）が、時刻Ｔ３、時刻Ｔ６…のタイミングで読み
出される。図８の（ｅ）に示すデータラッチ信号ＤＬＴ
（４００）が有効になった時、そのデータがデータ保持
部１６にラッチされる。次に、図８（ｆ）に示すよう
に、データ保持部１６の出力するデータＲＤＬ（２２）
が時刻Ｔ３〜時刻Ｔ７の間有効になり、誤り訂正部３に
おいて、そのチェックあるいは誤り訂正が実行され、図
８（ｇ）に示すようにプロセッサ１４に対しデータが出
力される。同時に、正常応答信号ＤＴＡＣＫ（１０２）
が同一タイミングで有効となる。これらの動作はすでに
図１において説明した装置の動作と同様である。

【００２９】なお、図７の第２発明の装置においては、
図８（ｉ）に示すように、正常応答信号ＤＴＡＣＫ（１
０２）が有効となった直後に、データラッチ信号ＬＴ
（５０１）によってプロセッサ１４に向け出力されるデ
ータが出力データ記憶部１５に記憶される。この出力デ
ータ記憶部１５は、この実施例では先入れ先出しメモリ
とされる。従って、図８（ｇ）（ｉ）に示すように、
、、…というようにデータが読み出されると、こ
れらのデータがすべて順に出力データ記憶部１５に格納
されることになる。このような動作は、プロセッサ１４
によるメモリ部２のアクセス動作が完了するまで続けら
れる。なお、この第２発明においては、データに誤りの
生じたアドレスの記憶は行われない。しかしながら、メ
モリ制御部１３に設けられた書き戻し制御部１７は、誤
り訂正部３の出力する信号ＥＲＲ１（３００）とＥＲＲ
２（３０１）を監視し、メモリアクセス中に誤りが発生
したか否かの認識を行う。そして、これらメモリアクセ
スの際のアクセス開始アドレスを図７の先頭アドレス保
持部１８に記憶しておく。図９に、そのようなメモリア
クセス終了後における第２発明の装置の書き戻し動作タ
イムチャートを示す。

【００３０】なお、この第２発明においても、パイプラ
イン制御により、データ読み出しと同時の書き戻しがで
きないため、空き時間を利用しての書き戻しが実行され
る。図９に示すように、メモリ制御部１３から、その直
前の高速メモリリードアクセスの最後のサイクルにおい
て、時刻Ｔ１に再びそのアクセスの最初のアドレスが出
力され［図９（ａ）］、時刻Ｔ２において、ローアドレ
ス制御信号ＲＡＳ（２０１）が有効になると［図９
（ｂ）］、その後メモリ制御部１３からは、コラムアド
レス制御信号ＣＡＳ（２０２）がアドレスのインクリメ
ントの都度所定のタイミングで有効となるよう出力され
る［図９（ｃ）］。

【００３１】図９（ｄ）に示すように、時刻Ｔ２以降、
メモリ部２に対して書き込みイネーブル信号ＷＥ（２０
３）が有効になるよう出力される。そして出力データ記
憶部１５に対し、図９（ｇ）に示すように、イネーブル
信号ＥＮ（５００）が、時刻Ｔ４〜時刻Ｔ６の間出力さ
れ、同時にデータData（１１）が時刻Ｔ５〜時刻Ｔ６の
間、誤り訂正部３からメモリ部２に向け出力され有効と
なる［図９（ｆ）］。こうして、メモリ部２に対し、出
力データ記憶部１５に記憶されたデータが順次書き戻さ
れる。この動作は、先に高速メモリアクセスによりアク
セスされた全ての番地に対し実行される。こうして、誤
り訂正部３自体は動作せず、書き戻し処理が行われる。

【００３２】図１に示した第１発明と図７に示した第２
発明の動作を比較すると、図１に示した第１発明の場合
には、プロセッサ５によるメモリアクセス終了後、書き
戻し制御部９が書き戻し処理を開始する。この書き戻し
制御部９は、実際にはプロセッサ５の動作プログラムの
一部によって構成される。従って、書き戻し処理にはプ
ロセッサ５に負担がかかることになる。一方、図７に示
す第２発明の装置の場合、メモリ制御部１３の中に比較
的簡単な論理回路等で構成した書き戻し制御部１７を設
けることにより、プロセッサ１４のメモリ部２に対する
アクセス終了後、直ちに書き戻し処理が実行される。従
って、プロセッサ１４に対する負担を軽くすることがで
きる。

【００３３】本発明は以上の実施例に限定されない。第
１発明のメモリアクセス装置実施例においては、誤りデ
ータが生じた誤りアドレスを記憶して、その書き戻しを
行うよう説明したが、プロセッサのメモリアクセス開始
時の先頭アドレスを記憶し、その先頭アドレスからプロ
セッサがアクセスを行った全てのアドレスに対し、従来
装置の通常のアクセスと同様の図４に示したような書き
戻し処理を実行するようにしてもよい。また、第２発明
の実施例においては、メモリアクセスによって読み出さ
れたデータ全てを出力データ記憶部１５に記憶し、メモ
リ部２に対し書き戻し処理を行うよう説明したが、誤り
データのみを出力データ記憶部に記憶すると共に、別途
そのアドレスを記憶し、該当するアドレスに誤りデータ
を書き込む処理を行うことによって書き戻し処理を実行
するようにしてもよい。

【００３４】

【発明の効果】以上説明した本発明のメモリアクセス制
御装置によれば、メモリアクセスとデータの誤り訂正を
パイプライン化し、誤り訂正の時間だけアクセス時間の
短縮化を図るようにしたので、メモリアクセスのより一
層の高速化と演算処理の高速化を図ることができる。さ
らに誤りデータは、メモリ部アクセスの空き時間を利用
して書き戻すようにしたので、プロセッサの動作を妨げ
ることなくデータの信頼性向上を図ることができる。

【図面の簡単な説明】

【図１】第１発明のメモリアクセス制御装置実施例を示
すブロック図である。

【図２】従来のメモリアクセス制御装置のブロック図で
ある。

【図３】従来の通常のメモリリードアクセス動作のタイ
ムチャートである。

【図４】従来の１ビット誤りが発生したときの動作タイ
ムチャートである。

【図５】従来の高速なメモリリードアクセス動作のタイ
ムチャートである。

【図６】第１発明の装置の動作を示すタイムチャートで
ある。

【図７】第２発明のメモリアクセス制御装置実施例を示
すブロック図である。

【図８】第２発明の装置の動作を示すタイムチャートで
ある。

【図９】第２発明の装置における書き戻し動作のタイム
チャートである。

【符号の説明】

１メモリ制御部２メモリ部３誤り訂正部５プロセッサ６データ保持部７誤りアドレス保持部９書き戻し制御部

Claims

【特許請求の範囲】

【請求項１】プロセッサのアクセスによってメモリ部
から読み出されたデータの誤りを訂正する誤り訂正部
と、メモリアクセスと誤り訂正のパイプライン処理のた
めに、前記メモリ部から読み出されたデータを一時的に
保持し、前記誤り訂正部に向けて出力するデータ保持部
と、前記誤り訂正部により訂正されたデータが格納され
ていたメモリアドレスを保持する誤りアドレス保持部
と、前記プロセッサのメモリアクセス終了後、前記誤り
アドレス保持部に保持されたメモリアドレスをアクセス
して、前記誤り訂正部により訂正された訂正済みデータ
を前記メモリ部に書き戻す書き戻し制御部とを備えたこ
とを特徴とするメモリアクセス制御装置。
【請求項２】プロセッサのアクセスによってメモリか
ら読み出されたデータの誤りを訂正する誤り訂正部と、
メモリアクセスと誤り訂正のパイプライン処理のため
に、前記メモリから読み出されたデータを一時的に保持
し、前記誤り訂正部に向けて出力するデータ保持部と、
前記プロセッサによるメモリアクセスの際に前記誤り訂
正部からプロセッサに向けて出力された全てのデータを
アクセスアドレス順に記憶する出力データ記憶部と、そ
のメモリアクセスの際に最初にアクセスされたメモリア
ドレスを保持する先頭アドレス保持部と、前記プロセッ
サによるメモリアクセス終了後、前記先頭アドレス保持
部から読み出したメモリアドレスから順に前記出力デー
タ記憶部中のデータを前記メモリに書き戻す書き戻し制
御部とを備えたことを特徴とするメモリアクセス制御装
置。