JPH01166144A - ファームウェア・プログラムのデバッグ方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 装置に内蔵されているファームウェア・プログラムのデ
バッグ方式に関し。

僅かなハードウェア量の増加で、ファームウェア・プロ
グラムのトレースが可能なデバッグ機構を、装置内に設
けることを目的とし。

ＥＣＣメモリに結合され、ファームウェア・プログラム
の命令ステップの実行順序を示すトレース情報を収集す
る制御を行うトレース制御回路と。

ファームウェア・プログラムの命令ステップの実行順序
を識別するトレース・コードを生成するカウンタとを設
け、外部からＥＣＣメモリのトレースを開始すべきアド
レスにトレース開始を表すトレース・コードを設定し、
トレース制御回路は。

ＥＣＣメモリから上記トレース開始を表すトレース・コ
ードが検出されたとき、カウンタを起動して、プログラ
ム・メモリがアクセスされるごとに逐次更新される順序
番号のトレース・コードを発生させ、上記アクセスされ
たプログラム・メモリのアドレスでＥＣＣメモリに書き
込む構成をもつ。

〔産業上の利用分野〕

本発明は、装置に内蔵されているファームウェア・プロ
グラムのデバッグ方式に関する。

ＬＳＩ技術の進展により、目的とする各種の装置を実現
する場合、その装置専用に、ゲートアレイＬＳＩを用い
て、最適のプロセッサを実現するとともに、ファームウ
ェア・プログラムを内蔵させて所望の制御を行うように
したものが増加している。

現在、市場に各種のプロセッサ・アナライザが出回って
いる。しかし、これらはいずれも上述したような特化し
たプロセッサに内蔵されているファームウェア・プログ
ラムのデバッグに使用するのは不適当なものである。そ
のため、なんらかのデバッグ機構を、装置自身の内部に
予め実現して置く必要が生じている。

本発明は、このようなファームウェア・プログラムのデ
バッグ機構の１つの方式を提供するものである。

〔従来の技術〕

第４図は、ファームウェア・プログラムを内蔵する従来
の装置の構成図である。

図において、１１はファームウェア・プロｚ゛ラムを格
納するプログラム・メモリ、１２はプログラム・メモリ
１１と同じアドレス構成をもち、プログラム・メモリ１
１の対応するアドレスの命令について生成されたＥＣＣ
データが格納されるＥＣＣメモリ、１３はプログラム・
メモリ１１から読み出された命令とＥＣＣメモリ１２か
ら読み出されたＥＣＣデータとに基づいてエラーチエツ
クおよびエラー修正を行うＥＣＣ回路、１４はＥＣＣ回
路１３により正当性を保証された命令を実行するプロセ
ッサである。

このような装置に内蔵されたファームウェア・プログラ
ムのためのデバッグ機構に要求される条件としては、以
下の項目■、■、■に示されるようなものが不可欠であ
る。

■　装置全体のハードウェア量に対して、充分無視しう
る物量で実現がされること。

■　ファームウェア・プログラムのデバッグは。

往々にしてタイミング関係を保存して行う必要があり、
デバッグ機構としては、ファームウェア・プログラムの
走行ステップに対して、何等影響の無いものが望ましい
。

■　機能的には、各種のものが考えられるが、最低限、
ファームウェア・プログラムの走行ステップ順序がトレ
ースできる事が必要である。

このような要求に応えるための従来技術としては５次に
挙げるものが良く使用されている。

（１）　　ブランチ・トレース（ｂｒａｎｃｈ　ｔｒａ
ｃｅ）ファームウェア・プログラムのｂｒａｎｃｈ文の
発生したアドレスを順次、トレース・メモリに格納して
いく。

（２）　　ブレーク・ポイント（ｂｒｅａｋ　ｐｏｉｎ
ｔ）なんらかの手段により、ファームウェア・プログラ
ムのステップの成るアドレスにおいて、ファームウェア
・プログラムの走行を停止する。

（３）　　アドレス比較（ａｄｒｅｓｓ　ｃｏｍｐａｒ
ｅ）による停止。

トレース ファームウェア・プログラムが格納されているメモリの
アドレスに対し、ハードウェアで実現した比較回路と比
較アドレスの保持メモリを用意する事により、保持メモ
リのアドレスのアクセスが発生した時点で、走行の停止
、あるいはトレースを実行する。

（４）プログラム・ステップに、予め、ある一定のトレ
ース実行ルーチンを数個所作りこんでおく。

このようにプログラム自身によって、自プログラムの走
行ステップを記録する機能を埋め込む事によって、走行
順序の記録を実行するものである。

〔発明が解決しようとする問題点〕

前述した従来技術の１０ないしく４）において、（１）
は不要なトレースを発生することが不可避であり。

（２）はファームウェア・プログラムの走行が停止する
という問題があった。また（３）はハードウェア量の増
加があるとともに、そのハードウェア量の制限により、
指定アドレス・ポイント数または通常１または２程度に
制限され、そして（４）はプログラム自身に対し無効ス
テップであるトレース用の処理が必要となるとともに、
プログラム作成時に設定したポイントしかトレースがで
きないという問題があった。またいずれの場合も、トレ
ース・メモリが必要であった。

本発明は、僅かなハードウェア量の増加で、ファームウ
ェア・プログラムのトレースが可能なデバッグ機構を、
装置内に設けることを目的とする。

〔問題点を解決するための手段〕

従来の装置のプロセッサでは、ファームウェア・プログ
ラムを、エラ一対策のためにエラー検出やエラー修正が
可能なＥＣＣ付きでメモリに格納している。そしてこの
メモリには、高速化を図るため、一般にＲＡＭを用いて
いる。

本発明は、このファームウェア・プログラムのエラ一対
策に用いられているＥＣＣデータが、デバッグ時には実
際上不要であることと、プログラム・メモリおよびＥＣ
Ｃメモリの各対応するアドレスの領域は同期して同時に
読み出されることとに着目し、ＥＣＣが格納されている
メモリの領域を、デバッグ時にファームウェア・プログ
ラムのトレース領域として使用するものである。

第１図に本発明の原理的構成を示す。

図において。

ｌはファームウェア・プログラムを格納するプログラム
・メモリである。

２はＲＡＭで構成されたＥＣＣメモリであり。

通常動作時にはＥＣＣデータが格納され、デバッグ動作
時にはトレース・コードを書き込まれる。

このトレース・コードには、トレースの開始位置を示す
情報をもつものと、ファームウェア・プログラム中での
命令ステップの実行順序を示す情報をもつものとがあり
、前者のトレース・コードは外部から設定され、後者の
トレース・コードは内部で発生される。

３はトレース制御回路であり、ファームウェア・プログ
ラムの実行中に、ＥＣＣメモリ２からトレース開始位置
を示すトレース・コードが読み出されたときこれを検出
してトレース制御を開始し。

−Ｖｔいて実行される命令ステップに対応するＥＣＣメ
モリ２のアドレスに実行順序を示すトレース・コードを
設定する。

４は、ＥＣＣ回路であり、プログラム・メモリ１から読
み出された命令データとＥＣＣメモリ２から読み出され
たＥＣＣデータとによりエラーチエツクおよびエラー修
正を行い、命令データの正当性を保証する。

５はプロセッサであり、プログラム・メモリ１およびＥ
ＣＣメモリ２をアクセスし、プログラム・メモリ１から
読み出される各命令を実行する。

６はカウンタであり、命令ステップの実行順序を識別可
能にする順序番号を表すトレース・コードを生成するた
めに使用される。このカウンタ６は、トレース制御回路
３により制御され、トレース開始位置を表すトレース・
コードを検出した時点でリセットされてカウントを開始
し、予め定められた値に達するとカウントを停止される
。

〔作用〕

第１図において、デバッグ作業者は、装置の外部に接続
されたコンソール等の適当な手段（図示省略）を用いて
、ファームウェア・プログラムのデバッグを開始すべき
命令ステップのアドレ不を指定し、ＥＣＣメモリ２の対
応アドレスに、トレース開始を表すトレース・コードを
書き込む。たとえばこのトレース・コードを、　“ＯＯ
゛　とする。

またＥＣＣ回路４の動作は禁止する。

ファームウェア・プログラムを実行し、プログラム・メ
モリｌからデバッグを開始するアドレスの命令ステップ
を読み出したとき、ＥＣＣメモリ２からはトレース・コ
ード００′が読み出される。

トレース制御回路３は、このトレース・コード゛００°
を検出すると、カウンタ６をリセットしてカウント動作
を開始させ、所定値に達したとき停止させる。所定値は
、カウンタ６の最大値またはそれよりも小さい任意の値
とすることができる。

カウンタ６は、プログラム・メモリ１がアクセスされる
たびに、すなわちファームウェア・プログラムの命令が
フェッチされるたびに、＋１カウントし、　“００°　
′０１“０２゛のように昇順で変化する順序番号のトレ
ース・コードを発生する。

カウンタ６が発生したトレース・コードは、その時点で
アクセスが行われているＥＣＣメモリ２のアドレスに書
き込まれる。

このようにして、ファームウェア・プログラムの実行が
進むにつれて、実行された命令ステップに対応するＥＣ
Ｃメモリ２の各アドレスには、実行順序を示す一連のト
レース・コードが書き込まれ、トレース情報が作成され
る。

次にデバッグを行うときは、ＥＣＣメモリ２をアクセス
して、トレース・コードを“００°から昇順にサーチし
、対応する命令を読み出すことにより、実行順序を確認
することができる。

〔実施例〕

第２図に本発明の１実施例装置の構成を示す。

図において、ｌはプログラム・メモリ、２はＥＣＣメモ
リ、３はトレース制御回路、４はＥＣＣ回路、５はプロ
セッサ、６はカウンタ、７は書き込み回路、８はアドレ
ス・セレクタ、９はＥＣＣ禁止回路、１０はコンソール
である。

プログラム・メモリｌおよびＥＣＣメモリ２は。

ＲＡＭで構成されている。プログラム・メモリ１のデー
タ幅（命令長）は２ハイドであり１通常動作時には、そ
の１ビツトエラー修正および２ビツトエラー検出可能な
６ビソトのＥＣＣデータがＥＣＣメモリ２に格納される
。

トレース制御■回路３は、トレース動作の開始と終了と
を制御する機能をもつ。

第３図に、トレース制御回路３の細部構成を示す。図に
おいて、３１は第２図のＥＣＣメモリ２の出力を監視し
て、Ｘ　“００°を検出するデコーダであり、３２は第
２図のカウンタ６の出力を監視して、Ｘ　“２Ｆ”　を
検出するデコーダである。

３３はＲＳフリップフロップであり、デコーダ３１の出
力によりオンにセットされ、デコーダ３２の出力により
オフにリセットされる。

デコーダ３１がＥＣＣメモリ２からトレース・、コード
Ｘ　“００°が出力されたことを検出すると。

カウンタ・リセット信号を出力するとともに、ＲＳフリ
ップフロップをオンにする。ＲＳフリップフロップ３３
がオンになると、カウンタ・スタート／ストップ信号を
オンにする。その後デコーダ３２がカウンタ６の出力に
トレース・コードＸ“２Ｆ”　を検出するとＲＳフリッ
プフロップ３３をオフにし、カウンタ・スタート／スト
ップ信号をオフにする。

第２図に戻ると、カウンタ６は６ビノトのカウンタであ
り、動作時にプログラム・メモリｌのアクセス・クロッ
クをカウントし、トレース・コードを出力する。

通常動作時にプロセッサ５は、プログラム・メモリ！お
よびＥＣＣメモリ２にアドレスを送り。

それぞれをアクセスして、命令データとその対応するＥ
ＣＣデータとをＳ売み出す。

読み出された命令データおよびＥＣＣデータはともにＥ
ＣＣ回路４に送られ、エラーチエツクおよびエラー修正
が行われて、正当性を保証された命令データとしてプロ
セッサ５へ送られる。このようにしてファームウェア・
プログラムの各命令は読み出され、プロセッサ５により
実行される。

アドレス・セレクタ８は、プロセッサバス経由でプロセ
ッサよりセレクトされ、プログラムメモリと同じアドレ
スをＥＣＣメモリに対し出力する場合とプロセッサがＥ
ＣＣメモリ内部のトレースコードの設定／トレース内容
の参照を行う場合のプロセッサ指定アドレスを出力する
場合とを選択する。

トレース動作は、コンソール１０からの指示により行う
。

まず、コンソール１０からトレース制御コマンドにより
トレース開始アドレスを与える。このコマンドは、アド
レス・セレクタ８を右のアドレス入力に切り換え、プロ
セッサ・バスを介して転送されてきたトレース開始アド
レスをＥＣＣメモリ２に印加するとともに、プロセッサ
・バスより送られたトレース・コードｘ’ｏｏ’　を書
き込む。

書き込みが終了すると、アドレス・セレクタ８を左のア
ドレス入力に戻す。

またこのトレース制御コマンドは、プロセッサ・バスを
介してＥＣＣ禁止回路９内の禁止指示をオンにし、ＥＣ
Ｃ回路４の機能を停止させる。この状態では、プログラ
ム・メモリ１から読み出された命令データは、ＥＣＣチ
エツクなしにそのままプロセッサ５へ転送される。

次に、ファームウェア・プログラムを実行させる。ここ
で先にＥＣＣメモリ２のトレース・コードｘ’ｏｏ’　
を書き込んだアドレスに対応するプログラム・メモリｌ
のアドレスの命令がアクセスされると、ＥＣＣメモリ２
からトレース・コードＸ“００゛が読み出される。

トレース制御回路３は、トレース・コードＸ°００°を
検出するとカウンタ６をリセットし。

カウント動作をスタートさせる。

カウンタ６は、本来はｘ’ｏｏ’　からＸ　“３Ｆ”ま
でのカウント機能をもつ。しかし、トレース制御回路３
は、カウンタ６の出力にＸ　“２Ｆ”　を検出するとカ
ウンタ６のカウント動作をストップさせる。このためカ
ウンタ６は、Ｘ　　’２Ｆ’　までカウントすると、以
ｆ＆Ｘ　“２Ｆ’を維持する。

カウンタ６は、スタート後、プログラム・メモリ１の命
令がアクセスされるごとに、アクセス・クロックをカウ
ントし、Ｘ　　’０１’　、Ｘ　　’０２’・・・のよ
うに昇順に更新されるトレース・コードを発生する。

これらのトレース・コードは書き込み回路７を介してＥ
ＣＣメモリ２に送られ、そのとき与えられているアドレ
スに書き込まれる。

この結果、ファームウェア・プログラムの実行命令のト
レースが一連のトレース・コードによって順序を識別可
能にされて、ＥＣＣメモリ中に記録される。

ＥＣＣメモリ２中に記録されたトレース情報は。

ファームウェア・プログラムの１つを用いてトレース・
コードを昇順にサーチして対応する命令をＳ売み出すこ
とができる。

〔発明の効果〕

本発明は、ＥＣＣメモリをトレース・メモリとして利用
するとともに、カウンタをトレース・コード発生手段と
して設けることで、少ないハードウェア量と簡単な制御
機構をもつファームウェア・プログラム・デバッグ機構
を実現できる。

また本発明は、ファームウェア・プログラムにトレース
制御のための余分な命令ステップを付加する必要がなく
、シかもファームウェア・プログラムの実行時間がトレ
ース動作によって遅延されない利点をもつ。

【図面の簡単な説明】

第１図は本発明の原理的構成図、第２図は本発明の１実
施例装置の構成図、第３図は第２図におけるトレース制
御回路の細部構成図、第４図は従来装置の構成図である
。 第１図中。 １ニブログラム・、メモリ ２　：　ＥＣＣメモリ ３ニドレ一ス制御回路 ４：Ｅｃｃ回路 ５：プロセノサ ６＝カウンク

Claims (1)

1. 【特許請求の範囲】 プログラム・メモリ（１）とＥＣＣメモリ（２）とをそ
   なえてファームウェア・プログラムをＥＣＣ付きで内蔵
   し動作させる装置において、 ＥＣＣメモリ（２）に結合され、ファームウェア・プロ
   グラムの命令ステップの実行順序を示すトレース情報を
   収集する制御を行うトレース制御回路（３）と、 ファームウェア・プログラムの命令ステップの実行順序
   を識別するトレース・コードを生成するカウンタ（６）
   とを設け、 ファームウェア・プログラムをデバッグする際、外部か
   らＥＣＣメモリ（２）のトレースを開始すべきアドレス
   にトレース開始を表すトレース・コードを設定し、 トレース制御回路（３）は、ＥＣＣメモリ（２）から読
   み出されるトレース・コードを監視して、上記トレース
   開始を表すトレース・コードが検出されたとき、カウン
   タ（６）を起動して、プログラム・メモリ（１）がアク
   セスされるごとに逐次更新される順序番号のトレース・
   コードを発生させ、上記発生されたトレース・コードを
   、上記アクセスされたプログラム・メモリ（１）のアド
   レスに対応するＥＣＣメモリ（２）のアドレスに書き込
   み、ファームウェア・プログラムの命令ステップの実行
   順序を表すトレース情報を作成することを特徴とするフ
   ァームウェア・プログラムのデバッグ方式。