JPH056330A - 拡張ユニツトのバス制御方式 - Google Patents
拡張ユニツトのバス制御方式Info
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- JPH056330A JPH056330A JP18301191A JP18301191A JPH056330A JP H056330 A JPH056330 A JP H056330A JP 18301191 A JP18301191 A JP 18301191A JP 18301191 A JP18301191 A JP 18301191A JP H056330 A JPH056330 A JP H056330A
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- JP
- Japan
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- computer
- signal
- address
- output
- expansion board
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- Pending
Links
- 238000000034 method Methods 0.000 claims description 5
- 238000010586 diagram Methods 0.000 description 4
- 230000005540 biological transmission Effects 0.000 description 2
- 230000003111 delayed effect Effects 0.000 description 2
- 230000006870 function Effects 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 1
Landscapes
- Bus Control (AREA)
Abstract
(57)【要約】
【目的】 低速な拡張ボードの使用を可能とする。
【構成】 プログラマブルロジックアレイ１０により、
まず、コンピュータ１から出力される入出力アドレス３
が、当該コンピュータ１の仕様に応じた標準ウェイト時
間を超える信号遅延を伴う拡張ボード２に割り当てられ
た範囲のアドレスであるか否かが判定される。そして、
当該範囲のアドレスであるときは、コンピュータ１から
の入出力アクセス信号５又は６の出力時に当該コンピュ
ータ１に対し、直ちに入出力ウェイト信号９が出力され
る。
まず、コンピュータ１から出力される入出力アドレス３
が、当該コンピュータ１の仕様に応じた標準ウェイト時
間を超える信号遅延を伴う拡張ボード２に割り当てられ
た範囲のアドレスであるか否かが判定される。そして、
当該範囲のアドレスであるときは、コンピュータ１から
の入出力アクセス信号５又は６の出力時に当該コンピュ
ータ１に対し、直ちに入出力ウェイト信号９が出力され
る。
Description
【０００１】
【産業上の利用分野】本発明は、小型パーソナルコンピ
ュータ等のコンピュータの機能を拡張するための拡張ユ
ニットのバス制御方式に関するものである。
ュータ等のコンピュータの機能を拡張するための拡張ユ
ニットのバス制御方式に関するものである。
【０００２】
【従来の技術】パーソナルコンピュータ用のＩ／Ｏ拡張
バスとして広く普及しているバス制御方式の１つに、Ｉ
ＳＡ(Industrial Standard Architecture)バス制御方式
がある。ＩＳＡバスは、ＩＢＭ社のＰＣ−ＡＴのバス方
式に準拠しており、オープン・アーキテクチャ（情報公
開）である。このため、現在多くのコンピュータメーカ
ーのパーソナルコンピュータに採用されている。
バスとして広く普及しているバス制御方式の１つに、Ｉ
ＳＡ(Industrial Standard Architecture)バス制御方式
がある。ＩＳＡバスは、ＩＢＭ社のＰＣ−ＡＴのバス方
式に準拠しており、オープン・アーキテクチャ（情報公
開）である。このため、現在多くのコンピュータメーカ
ーのパーソナルコンピュータに採用されている。
【０００３】図２は、従来の拡張ユニットの接続状態を
示す図である。図示のように、コンピュータ１に対し、
Ｉ／Ｏ拡張ボード２がＩＳＡバスにより接続されてい
る。即ち、この図は、上述したＩＳＡバス仕様に準拠し
たＩ／Ｏ拡張ボード２の１６ビットＩ／Ｏのリードライ
トに必要な信号線名を示す。アドレス（ＳＡ０〜ＳＡ
９）３は、コンピュータ１が出力するメモリアドレス又
は入出力アドレスである。
示す図である。図示のように、コンピュータ１に対し、
Ｉ／Ｏ拡張ボード２がＩＳＡバスにより接続されてい
る。即ち、この図は、上述したＩＳＡバス仕様に準拠し
たＩ／Ｏ拡張ボード２の１６ビットＩ／Ｏのリードライ
トに必要な信号線名を示す。アドレス（ＳＡ０〜ＳＡ
９）３は、コンピュータ１が出力するメモリアドレス又
は入出力アドレスである。
【０００４】ＳＹＳＣＬＫ信号４は、各種の装置の動作
の同期をとるものである。ＩＯＷ信号５は、ロウレベル
にされることにより、Ｉ／Ｏ拡張ボード２へのデータの
ライトを指示する。ＩＯＲ信号６は、ロウレベルにされ
ることにより、Ｉ／Ｏ拡張ボード２からのデータのリー
ドを指示する。ＩＯＣＳ１６信号７は、Ｉ／Ｏ拡張ボー
ド２がアドレス３の入力により出力する信号である。
の同期をとるものである。ＩＯＷ信号５は、ロウレベル
にされることにより、Ｉ／Ｏ拡張ボード２へのデータの
ライトを指示する。ＩＯＲ信号６は、ロウレベルにされ
ることにより、Ｉ／Ｏ拡張ボード２からのデータのリー
ドを指示する。ＩＯＣＳ１６信号７は、Ｉ／Ｏ拡張ボー
ド２がアドレス３の入力により出力する信号である。
【０００５】図３は、図２のコンピュータ１からＩ／Ｏ
拡張ボード２へのアクセス動作を説明するタイムチャー
トである。図示の各種制御信号は、すべてＳＹＳＣＬＫ
信号４を基準にして動作する。まず、コンピュータ１
は、Ｉ／Ｏ拡張ボード２に対してアドレス（ＳＡ０〜Ｓ
Ａ９）３を送出する。この時点でＩ／Ｏ拡張ボード２が
１６ビットの場合、ＩＯＣＳ１６信号７をロウレベルに
する（時点Ｔ２）。その後、コンピュータ１は、Ｉ／Ｏ
拡張ボード２をリードする場合、ＩＯＲ信号６をロウレ
ベルにし、Ｉ／Ｏ拡張ボード２にライトする場合は、Ｉ
ＯＷ信号５をロウレベルにする（時点Ｔ２）。
拡張ボード２へのアクセス動作を説明するタイムチャー
トである。図示の各種制御信号は、すべてＳＹＳＣＬＫ
信号４を基準にして動作する。まず、コンピュータ１
は、Ｉ／Ｏ拡張ボード２に対してアドレス（ＳＡ０〜Ｓ
Ａ９）３を送出する。この時点でＩ／Ｏ拡張ボード２が
１６ビットの場合、ＩＯＣＳ１６信号７をロウレベルに
する（時点Ｔ２）。その後、コンピュータ１は、Ｉ／Ｏ
拡張ボード２をリードする場合、ＩＯＲ信号６をロウレ
ベルにし、Ｉ／Ｏ拡張ボード２にライトする場合は、Ｉ
ＯＷ信号５をロウレベルにする（時点Ｔ２）。
【０００６】Ｉ／Ｏ拡張ボード２は、ＩＯＲ信号６又は
ＩＯＷ信号５を受け取ることにより、初めて自分がアク
セスされていることを確認することができる。即ち、ア
ドレス送出時には、メモリアクセス又はＩ／Ｏアクセス
の区別がつかないため、確認ができない。ここで、ＩＳ
Ａバス仕様では、１６ビットのＩ／Ｏアクセスは標準的
に１ウェイトが挿入される仕様である。従って、ＩＯＷ
信号５又はＩＯＲ信号６を受け取ったＩ／Ｏ拡張ボード
２が２ウェイト以上を必要とする場合には、コンピュー
タ１に対して出力されるＩＯＣＨＲＤＹ信号８をロウレ
ベルにする。これにより、２ウェイト以上の任意のウェ
イトを挿入していた。
ＩＯＷ信号５を受け取ることにより、初めて自分がアク
セスされていることを確認することができる。即ち、ア
ドレス送出時には、メモリアクセス又はＩ／Ｏアクセス
の区別がつかないため、確認ができない。ここで、ＩＳ
Ａバス仕様では、１６ビットのＩ／Ｏアクセスは標準的
に１ウェイトが挿入される仕様である。従って、ＩＯＷ
信号５又はＩＯＲ信号６を受け取ったＩ／Ｏ拡張ボード
２が２ウェイト以上を必要とする場合には、コンピュー
タ１に対して出力されるＩＯＣＨＲＤＹ信号８をロウレ
ベルにする。これにより、２ウェイト以上の任意のウェ
イトを挿入していた。
【０００７】
【発明が解決しようとする課題】しかしながら、上述し
た従来の技術には、次のような問題があった。即ち、コ
ンパクト化のため、標準拡張スロットを備えることので
きない小型パーソナルコンピュータの機能を拡張するた
めに、拡張ユニットを接続して、ＩＳＡバスを延長する
場合、バッファ等の追加が必要になったり、接続ケーブ
ルが長くなったりするため、以下の問題点が発生する。
た従来の技術には、次のような問題があった。即ち、コ
ンパクト化のため、標準拡張スロットを備えることので
きない小型パーソナルコンピュータの機能を拡張するた
めに、拡張ユニットを接続して、ＩＳＡバスを延長する
場合、バッファ等の追加が必要になったり、接続ケーブ
ルが長くなったりするため、以下の問題点が発生する。
【０００８】図３に示すように、ＩＯＲ信号６又はＩＯ
Ｗ信号５をＩ／Ｏ拡張ボード２が受け取ってから、Ｉ／
Ｏ拡張ボード２がＩＳＡバス仕様のコンピュータ１に対
して、２ウェイト以上挿入しようとすると、ｔ＝ｔT1−
ｔ1 −ｔ2 の時間内にＩＯＣＨＲＤＹ信号８をロウレベ
ルにしなければならない（時点Ｔ２）。つまり、この時
間ｔを超えると、コンピュータ１は、標準である１ウェ
イト以内にＩＯＣＨＲＤＹ信号８を受信することができ
ない。
Ｗ信号５をＩ／Ｏ拡張ボード２が受け取ってから、Ｉ／
Ｏ拡張ボード２がＩＳＡバス仕様のコンピュータ１に対
して、２ウェイト以上挿入しようとすると、ｔ＝ｔT1−
ｔ1 −ｔ2 の時間内にＩＯＣＨＲＤＹ信号８をロウレベ
ルにしなければならない（時点Ｔ２）。つまり、この時
間ｔを超えると、コンピュータ１は、標準である１ウェ
イト以内にＩＯＣＨＲＤＹ信号８を受信することができ
ない。
【０００９】しかし、拡張ユニットを接続した場合に
は、ＩＯＣＨＲＤＹ信号８が拡張ユニット内のバッファ
や接続ケーブルにより遅延する。このため、ＩＯＣＨＲ
ＤＹ信号８がＩ／Ｏ拡張ボード２から時間ｔ以内にコン
ピュータ１に到達しない。その結果、Ｉ／Ｏ拡張ボード
２が追加のウェイトを挿入できず、コンピュータ１が誤
ったデータをリードライトしてしまうことがある。この
ような理由から、信号の遅延を伴う低速なＩ／Ｏ拡張ボ
ードは接続できないという問題があった。本発明は、以
上の点に着目してなされたもので、低速なＩ／Ｏ拡張ボ
ードを利用することが可能な拡張ユニットのバス制御方
式を提供することを目的とするものである。
は、ＩＯＣＨＲＤＹ信号８が拡張ユニット内のバッファ
や接続ケーブルにより遅延する。このため、ＩＯＣＨＲ
ＤＹ信号８がＩ／Ｏ拡張ボード２から時間ｔ以内にコン
ピュータ１に到達しない。その結果、Ｉ／Ｏ拡張ボード
２が追加のウェイトを挿入できず、コンピュータ１が誤
ったデータをリードライトしてしまうことがある。この
ような理由から、信号の遅延を伴う低速なＩ／Ｏ拡張ボ
ードは接続できないという問題があった。本発明は、以
上の点に着目してなされたもので、低速なＩ／Ｏ拡張ボ
ードを利用することが可能な拡張ユニットのバス制御方
式を提供することを目的とするものである。
【００１０】
【課題を解決するための手段】本発明の拡張ユニットの
バス制御方式は、コンピュータから出力される入出力ア
ドレスが、当該コンピュータの仕様に応じた標準ウェイ
ト時間を超える信号遅延を伴う拡張ボードに割り当てら
れた範囲のアドレスであるか否かを判定し、当該範囲の
アドレスであるときは、前記コンピュータからの入出力
アクセス信号の出力時に当該コンピュータに対し、直ち
に入出力ウェイト信号を出力するプログラマブルロジッ
クアレイを設けたことを特徴とするものである。
バス制御方式は、コンピュータから出力される入出力ア
ドレスが、当該コンピュータの仕様に応じた標準ウェイ
ト時間を超える信号遅延を伴う拡張ボードに割り当てら
れた範囲のアドレスであるか否かを判定し、当該範囲の
アドレスであるときは、前記コンピュータからの入出力
アクセス信号の出力時に当該コンピュータに対し、直ち
に入出力ウェイト信号を出力するプログラマブルロジッ
クアレイを設けたことを特徴とするものである。
【００１１】
【作用】本発明の拡張ユニットのバス制御方式において
は、プログラマブルロジックアレイにより、まず、コン
ピュータから出力される入出力アドレスが、当該コンピ
ュータの仕様に応じた標準ウェイト時間を超える信号遅
延を伴う拡張ボードに割り当てられた範囲のアドレスで
あるか否かが判定される。そして、当該範囲のアドレス
であるときは、前記コンピュータからの入出力アクセス
信号の出力時に当該コンピュータに対し、直ちに入出力
ウェイト信号が出力される。
は、プログラマブルロジックアレイにより、まず、コン
ピュータから出力される入出力アドレスが、当該コンピ
ュータの仕様に応じた標準ウェイト時間を超える信号遅
延を伴う拡張ボードに割り当てられた範囲のアドレスで
あるか否かが判定される。そして、当該範囲のアドレス
であるときは、前記コンピュータからの入出力アクセス
信号の出力時に当該コンピュータに対し、直ちに入出力
ウェイト信号が出力される。
【００１２】
【実施例】以下、本発明の実施例を図面を参照して詳細
に説明する。図１は、本発明の拡張ユニットのバス制御
方式の実施例のブロック図である。図示の拡張ユニット
には、内蔵ＨＤＤ（ハードウェアディスクデバイス）１
１が標準実装されている。更に、この拡張ユニットに
は、Ｉ／Ｏ拡張ボード２の実装用の図示しないスロット
が１〜２基用意されている。内蔵ＨＤＤ１１は、ＩＳＡ
バス仕様の標準である１ウェイトで動作できる１６ビッ
トＩ／Ｏデバイスである。
に説明する。図１は、本発明の拡張ユニットのバス制御
方式の実施例のブロック図である。図示の拡張ユニット
には、内蔵ＨＤＤ（ハードウェアディスクデバイス）１
１が標準実装されている。更に、この拡張ユニットに
は、Ｉ／Ｏ拡張ボード２の実装用の図示しないスロット
が１〜２基用意されている。内蔵ＨＤＤ１１は、ＩＳＡ
バス仕様の標準である１ウェイトで動作できる１６ビッ
トＩ／Ｏデバイスである。
【００１３】Ｉ／Ｏ拡張ボード用拡張スロットには、任
意のＩ／Ｏ拡張ボードが実装できる。この拡張スロット
に低速の１６ビットＩ／Ｏ拡張ボードを実装するため
に、自動的に２ウェイト挿入する回路をプログラミング
したＰＬＡ（プログラマブルロジックアレイ）１０が用
意されている。ＰＬＡ１０には、図１に示すようなバス
制御信号３〜７が入力され、予めプログラムされた論理
により、ＩＯＣＨＲＤＹ−Ａ信号９が以下のように出力
される。
意のＩ／Ｏ拡張ボードが実装できる。この拡張スロット
に低速の１６ビットＩ／Ｏ拡張ボードを実装するため
に、自動的に２ウェイト挿入する回路をプログラミング
したＰＬＡ（プログラマブルロジックアレイ）１０が用
意されている。ＰＬＡ１０には、図１に示すようなバス
制御信号３〜７が入力され、予めプログラムされた論理
により、ＩＯＣＨＲＤＹ−Ａ信号９が以下のように出力
される。
【００１４】図示の拡張ユニットに標準実装されている
内蔵ＨＤＤ１１が１６ビットＩ／Ｏアクセスされる場合
は、まず、内蔵ＨＤＤ１１のＩ／ＯアドレスがＳＡ０〜
ＳＡ９に出力される。ＰＬＡ１０は、ＳＡ０〜ＳＡ９を
受け取ると、それが内蔵ＨＤＤ１１に割り当てられたＩ
／Ｏアドレスであるかどうかを判定する。この判定は、
ＰＬＡ１０に、アドレスＳＡ０〜ＳＡ９と所定アドレス
との大小関係を判定するロジックを組み込むことにより
行なわれる。ここで、コンピュータ１が出力したＩ／Ｏ
アドレスが内蔵ＨＤＤ１１のＩ／Ｏアドレスであれば、
ＰＬＡ１０は、ＩＯＣＨＲＤＹ−Ａ信号８をロウレベル
に落さない。その結果、内蔵ＨＤＤユニットへの１６ビ
ットＩ／Ｏリードライトは、ＩＳＡバス仕様の標準ウェ
イトのまま動作し、処理速度は低下しない。
内蔵ＨＤＤ１１が１６ビットＩ／Ｏアクセスされる場合
は、まず、内蔵ＨＤＤ１１のＩ／ＯアドレスがＳＡ０〜
ＳＡ９に出力される。ＰＬＡ１０は、ＳＡ０〜ＳＡ９を
受け取ると、それが内蔵ＨＤＤ１１に割り当てられたＩ
／Ｏアドレスであるかどうかを判定する。この判定は、
ＰＬＡ１０に、アドレスＳＡ０〜ＳＡ９と所定アドレス
との大小関係を判定するロジックを組み込むことにより
行なわれる。ここで、コンピュータ１が出力したＩ／Ｏ
アドレスが内蔵ＨＤＤ１１のＩ／Ｏアドレスであれば、
ＰＬＡ１０は、ＩＯＣＨＲＤＹ−Ａ信号８をロウレベル
に落さない。その結果、内蔵ＨＤＤユニットへの１６ビ
ットＩ／Ｏリードライトは、ＩＳＡバス仕様の標準ウェ
イトのまま動作し、処理速度は低下しない。
【００１５】また、コンピュータ１が出力したＩ／Ｏア
ドレスがＩ／Ｏ拡張スロットに実装されたＩ／Ｏ拡張ボ
ード２のＩ／Ｏアドレスである場合には、ＰＬＡ１０
は、ＩＳＡバス仕様の標準サイクルに、１ウェイトを追
加するため、ＩＯＣＨＲＤＹ−Ａ信号９をロウレベルに
落す。その結果、拡張スロットに実装されている１６ビ
ットＩ／Ｏ拡張ボード２には、合計２ウェイトが挿入さ
れる。従って、本実施例によれば、内蔵ＨＤＤ１１以外
の１６ビットＩ／Ｏ拡張ボードには、すべて、２ウェイ
ト以上のウェイトを挿入することが実現できる。
ドレスがＩ／Ｏ拡張スロットに実装されたＩ／Ｏ拡張ボ
ード２のＩ／Ｏアドレスである場合には、ＰＬＡ１０
は、ＩＳＡバス仕様の標準サイクルに、１ウェイトを追
加するため、ＩＯＣＨＲＤＹ−Ａ信号９をロウレベルに
落す。その結果、拡張スロットに実装されている１６ビ
ットＩ／Ｏ拡張ボード２には、合計２ウェイトが挿入さ
れる。従って、本実施例によれば、内蔵ＨＤＤ１１以外
の１６ビットＩ／Ｏ拡張ボードには、すべて、２ウェイ
ト以上のウェイトを挿入することが実現できる。
【００１６】図４は、図１のコンピュータ１からＩ／Ｏ
拡張ボード２へのアクセス動作を説明するタイムチャー
トである。図示の各種制御信号は、すべてＳＹＳＣＬＫ
信号４を基準にして動作する。まず、コンピュータ１
は、Ｉ／Ｏ拡張ボード２に対してアドレス（ＳＡ０〜Ｓ
Ａ９）３を送出する（時点Ｔ２）。この時点でＩ／Ｏ拡
張ボード２が１６ビットの場合、ＩＯＣＳ１６信号７を
ロウレベルにする。その後、コンピュータ１は、Ｉ／Ｏ
拡張ボード２をリードする場合、ＩＯＲ信号６をロウレ
ベルにし、Ｉ／Ｏ拡張ボード２にライトする場合は、Ｉ
ＯＷ信号５をロウレベルにする（時点Ｔ２）。
拡張ボード２へのアクセス動作を説明するタイムチャー
トである。図示の各種制御信号は、すべてＳＹＳＣＬＫ
信号４を基準にして動作する。まず、コンピュータ１
は、Ｉ／Ｏ拡張ボード２に対してアドレス（ＳＡ０〜Ｓ
Ａ９）３を送出する（時点Ｔ２）。この時点でＩ／Ｏ拡
張ボード２が１６ビットの場合、ＩＯＣＳ１６信号７を
ロウレベルにする。その後、コンピュータ１は、Ｉ／Ｏ
拡張ボード２をリードする場合、ＩＯＲ信号６をロウレ
ベルにし、Ｉ／Ｏ拡張ボード２にライトする場合は、Ｉ
ＯＷ信号５をロウレベルにする（時点Ｔ２）。
【００１７】Ｉ／Ｏ拡張ボード２は、ＩＯＲ信号６又は
ＩＯＷ信号５を受け取ることにより、初めて自分がアク
セスされていることを確認することができる。即ち、ア
ドレス送出時には、メモリアクセス又はＩ／Ｏアクセス
の区別がつかないため、確認ができない。ここで、ＩＳ
Ａバス仕様では、１６ビットのＩ／Ｏアクセスは標準的
に１ウェイトが挿入される仕様である。従って、ＩＯＷ
信号５又はＩＯＲ信号６を受け取ったＩ／Ｏ拡張ボード
２が２ウェイト以上を必要とする場合には、ＰＬＡ１０
がコンピュータ１に対して出力されるＩＯＣＨＲＤＹ−
Ａ信号９をロウレベルにする。これにより、もう１ウェ
イトを挿入する。
ＩＯＷ信号５を受け取ることにより、初めて自分がアク
セスされていることを確認することができる。即ち、ア
ドレス送出時には、メモリアクセス又はＩ／Ｏアクセス
の区別がつかないため、確認ができない。ここで、ＩＳ
Ａバス仕様では、１６ビットのＩ／Ｏアクセスは標準的
に１ウェイトが挿入される仕様である。従って、ＩＯＷ
信号５又はＩＯＲ信号６を受け取ったＩ／Ｏ拡張ボード
２が２ウェイト以上を必要とする場合には、ＰＬＡ１０
がコンピュータ１に対して出力されるＩＯＣＨＲＤＹ−
Ａ信号９をロウレベルにする。これにより、もう１ウェ
イトを挿入する。
【００１８】即ち、図４に示すように、ＩＯＲ信号６又
はＩＯＷ信号５をＩ／Ｏ拡張ボード２が受け取ってか
ら、Ｉ／Ｏ拡張ボード２がＩＳＡバス仕様のコンピュー
タ１に対して、２ウェイト以上挿入しようとすると、Ｉ
ＯＣＨＲＤＹ信号８を出力する（時点Ｔ３）。この場
合、ＩＯＣＨＲＤＹ信号８は、拡張ユニット内のバッフ
ァや接続ケーブルにより遅延し、時間ｔW ＝ｔT1−ｔ1
−ｔ2 の後にコンピュータ１に到達する。ところが、Ｐ
ＬＡ１０から出力されるＩＯＣＨＲＤＹ−Ａ信号９は、
バッファや長いケーブル等を介することがないため、コ
ンピュータ１は、標準である１ウェイト以内にＩＯＣＨ
ＲＤＹ−Ａ信号９を受信することができる。これによ
り、２ウェイトされ、時点Ｔ５まで間、メモリ３が保証
される（図中の実線部）。また、３ウェイトを必要とす
る場合には、時点Ｔ３までの間にＩ／Ｏ拡張ボード２か
らコンピュータ１にＩＯＣＨＲＤＹ信号８が送られるこ
とにより、時点６までの間、メモリ３が保証される（図
中の点線部）。
はＩＯＷ信号５をＩ／Ｏ拡張ボード２が受け取ってか
ら、Ｉ／Ｏ拡張ボード２がＩＳＡバス仕様のコンピュー
タ１に対して、２ウェイト以上挿入しようとすると、Ｉ
ＯＣＨＲＤＹ信号８を出力する（時点Ｔ３）。この場
合、ＩＯＣＨＲＤＹ信号８は、拡張ユニット内のバッフ
ァや接続ケーブルにより遅延し、時間ｔW ＝ｔT1−ｔ1
−ｔ2 の後にコンピュータ１に到達する。ところが、Ｐ
ＬＡ１０から出力されるＩＯＣＨＲＤＹ−Ａ信号９は、
バッファや長いケーブル等を介することがないため、コ
ンピュータ１は、標準である１ウェイト以内にＩＯＣＨ
ＲＤＹ−Ａ信号９を受信することができる。これによ
り、２ウェイトされ、時点Ｔ５まで間、メモリ３が保証
される（図中の実線部）。また、３ウェイトを必要とす
る場合には、時点Ｔ３までの間にＩ／Ｏ拡張ボード２か
らコンピュータ１にＩＯＣＨＲＤＹ信号８が送られるこ
とにより、時点６までの間、メモリ３が保証される（図
中の点線部）。
【００１９】
【発明の効果】以上説明したように、本発明の拡張ユニ
ットのバス制御方式によれば、コンピュータの出力する
アドレスをチェックし、ウェイト時間を追加するための
バス制御信号を出力するプログラマブルロジックアレイ
を設けたので、信号の遅延を伴う低速なＩ／Ｏ拡張ボー
ドを接続することができる。この結果、例えば、標準実
装の１６ビットＩ／Ｏデバイスを拡張ユニット内に設け
るとともに、拡張スロットを設けた場合に、このＩ／Ｏ
デバイスのアクセス速度を低下させずに、ウェイト追加
が必要な低速な１６ビットＩ／Ｏ拡張ボードを拡張スロ
ットに実装して使用することができる。
ットのバス制御方式によれば、コンピュータの出力する
アドレスをチェックし、ウェイト時間を追加するための
バス制御信号を出力するプログラマブルロジックアレイ
を設けたので、信号の遅延を伴う低速なＩ／Ｏ拡張ボー
ドを接続することができる。この結果、例えば、標準実
装の１６ビットＩ／Ｏデバイスを拡張ユニット内に設け
るとともに、拡張スロットを設けた場合に、このＩ／Ｏ
デバイスのアクセス速度を低下させずに、ウェイト追加
が必要な低速な１６ビットＩ／Ｏ拡張ボードを拡張スロ
ットに実装して使用することができる。
【図１】本発明の拡張ユニットのバス制御方式の実施例
のブロック図である。
のブロック図である。
【図２】従来の拡張ユニットの接続状態を示す図であ
る。
る。
【図３】従来のＩ／Ｏアクセスタイミングを説明するタ
イムチャートである。
イムチャートである。
【図４】本発明の方式によるＩ／Ｏアクセスタイミング
を説明するタイムチャートである。
を説明するタイムチャートである。
１ コンピュータ ２ Ｉ／Ｏ拡張ボード １０ ＰＬＡ １１ 内蔵ＨＤＤ
Claims (1)
- 【特許請求の範囲】 【請求項１】 コンピュータから出力される入出力アド
レスが、当該コンピュータの仕様に応じた標準ウェイト
時間を超える信号遅延を伴う拡張ボードに割り当てられ
た範囲のアドレスであるか否かを判定し、当該範囲のア
ドレスであるときは、前記コンピュータからの入出力ア
クセス信号の出力時に当該コンピュータに対し、直ちに
入出力ウェイト信号を出力するプログラマブルロジック
アレイを設けたことを特徴とする拡張ユニットのバス制
御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18301191A JPH056330A (ja) | 1991-06-27 | 1991-06-27 | 拡張ユニツトのバス制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18301191A JPH056330A (ja) | 1991-06-27 | 1991-06-27 | 拡張ユニツトのバス制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH056330A true JPH056330A (ja) | 1993-01-14 |
Family
ID=16128179
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18301191A Pending JPH056330A (ja) | 1991-06-27 | 1991-06-27 | 拡張ユニツトのバス制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH056330A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6421086B1 (en) | 1997-06-23 | 2002-07-16 | Mitsubishi Denki Kabushiki Kaisha | Image pickup apparatus |
-
1991
- 1991-06-27 JP JP18301191A patent/JPH056330A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6421086B1 (en) | 1997-06-23 | 2002-07-16 | Mitsubishi Denki Kabushiki Kaisha | Image pickup apparatus |
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