JPH0563457A - デルタシグマ変調増幅器 - Google Patents
デルタシグマ変調増幅器Info
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- JPH0563457A JPH0563457A JP3298768A JP29876891A JPH0563457A JP H0563457 A JPH0563457 A JP H0563457A JP 3298768 A JP3298768 A JP 3298768A JP 29876891 A JP29876891 A JP 29876891A JP H0563457 A JPH0563457 A JP H0563457A
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Abstract
(57)【要約】
【目的】 アナログ信号（または、２状態変調信号）を
デルタシグマ変調することによりパルス密度変調信号を
得、キャリア信号をエネルギー拡散させることにより、
簡単な構成で他の電子、電気機器への妨害の程度を低下
させることのできるデルタシグマ変調増幅器を提供す
る。 【構成】 差分積分器２によりアナログ信号（または、
２状態変調信号）と帰還信号との差分を積分し、１ビッ
ト量子化器３で差分積分信号の極性を判定して１ビット
のデジタル信号を出力する。遅延器４で１ビット量子化
器３のデジタル出力信号を任意の周波数のクロックで遅
延させ、その出力であるデジタル信号をパルス増幅器６
で電力増幅する。パルス増幅器６のデジタル出力信号を
帰還信号として差分積分器２に送出する。パルス増幅器
６の出力は必要な周波数帯域のみを通過させるローパス
フィルタ７を通して出力する。
デルタシグマ変調することによりパルス密度変調信号を
得、キャリア信号をエネルギー拡散させることにより、
簡単な構成で他の電子、電気機器への妨害の程度を低下
させることのできるデルタシグマ変調増幅器を提供す
る。 【構成】 差分積分器２によりアナログ信号（または、
２状態変調信号）と帰還信号との差分を積分し、１ビッ
ト量子化器３で差分積分信号の極性を判定して１ビット
のデジタル信号を出力する。遅延器４で１ビット量子化
器３のデジタル出力信号を任意の周波数のクロックで遅
延させ、その出力であるデジタル信号をパルス増幅器６
で電力増幅する。パルス増幅器６のデジタル出力信号を
帰還信号として差分積分器２に送出する。パルス増幅器
６の出力は必要な周波数帯域のみを通過させるローパス
フィルタ７を通して出力する。
Description
【０００１】
【産業上の利用分野】本発明は音響信号の高効率電力増
幅を行うデルタシグマ変調増幅器に関するものである。
幅を行うデルタシグマ変調増幅器に関するものである。
【０００２】
【従来の技術】近年、音響信号の高効率電力増幅器の信
号処理法として２状態変調が用いられ、特に高レベルに
ある電力を高い効率で処理できるという利点を有してい
る。
号処理法として２状態変調が用いられ、特に高レベルに
ある電力を高い効率で処理できるという利点を有してい
る。
【０００３】従来の高効率電力増幅を目的とした２状態
変調増幅器の信号処理法は、例えば特開平２−１７７６
０６号公報に示されている。
変調増幅器の信号処理法は、例えば特開平２−１７７６
０６号公報に示されている。
【０００４】以下に、従来の２状態変調電力増幅器の信
号処理法について説明する。図４はこの従来の２状態変
調増幅器であるパルス幅変調増幅器のブロック図を示す
ものである。図４において、９はアナログ信号入力端
子、１０はコンパレータ、１１はドライブアンプ、１２
はパルス増幅器、１３及び１４はローパスフィルタを構
成するコイル及びコンデンサ、１５は出力端子、１６は
負荷、１７は三角波信号発生器、１８はＦＭ変調器、１
９は基本信号発振器、２０はランダム信号発振器であ
る。
号処理法について説明する。図４はこの従来の２状態変
調増幅器であるパルス幅変調増幅器のブロック図を示す
ものである。図４において、９はアナログ信号入力端
子、１０はコンパレータ、１１はドライブアンプ、１２
はパルス増幅器、１３及び１４はローパスフィルタを構
成するコイル及びコンデンサ、１５は出力端子、１６は
負荷、１７は三角波信号発生器、１８はＦＭ変調器、１
９は基本信号発振器、２０はランダム信号発振器であ
る。
【０００５】以上のように構成されたパルス幅変調増幅
器について、以下その動作について説明する。
器について、以下その動作について説明する。
【０００６】まず、コンパレータ１０の（−）入力端子
にはアナログ信号入力端子９に入力された音響信号が入
力され、コンパレータ１０の（＋）入力端子には三角波
信号発振器９から三角波信号が入力される。この２種の
信号はコンパレータ１０により振幅が比較され、１ビッ
トのデジタル信号に変換される。すなわち、コンパレー
タ１０の出力Ｃoutは、 音響信号 ＞ 三角波信号 の時 Ｃout ＝
０ 音響信号 ＜ 三角波信号 の時 Ｃout ＝
１ となる。このことから、Ｃoutは三角波信号の周波数を
キャリアとしたパルス幅変調信号に変換されることがわ
かる。
にはアナログ信号入力端子９に入力された音響信号が入
力され、コンパレータ１０の（＋）入力端子には三角波
信号発振器９から三角波信号が入力される。この２種の
信号はコンパレータ１０により振幅が比較され、１ビッ
トのデジタル信号に変換される。すなわち、コンパレー
タ１０の出力Ｃoutは、 音響信号 ＞ 三角波信号 の時 Ｃout ＝
０ 音響信号 ＜ 三角波信号 の時 Ｃout ＝
１ となる。このことから、Ｃoutは三角波信号の周波数を
キャリアとしたパルス幅変調信号に変換されることがわ
かる。
【０００７】コンパレータ１０の出力Ｃoutはドライブ
アンプ１１により増幅され、さらにパルス増幅器１２に
より電力増幅される。電力増幅されたパルス幅変調信号
はコイル１３及びコンデンサ１４よりなるローパスフィ
ルタで不必要な成分が除去され、音響信号となって出力
端子１５から出力される。また、増幅器としての特性向
上のためパルス増幅器１２の出力からコンパレータ１０
の（−）入力端子に抵抗器を介して帰還が掛けられてい
る。
アンプ１１により増幅され、さらにパルス増幅器１２に
より電力増幅される。電力増幅されたパルス幅変調信号
はコイル１３及びコンデンサ１４よりなるローパスフィ
ルタで不必要な成分が除去され、音響信号となって出力
端子１５から出力される。また、増幅器としての特性向
上のためパルス増幅器１２の出力からコンパレータ１０
の（−）入力端子に抵抗器を介して帰還が掛けられてい
る。
【０００８】一方、三角波信号の発生は、基本信号発振
器１９により発生した基本信号とランダム信号発振器２
０で発生したランダム信号をＦＭ変調器１８でＦＭ変調
し、ＦＭ変調器１８の出力信号を三角波発生器１７によ
り三角波信号に変換している。これにより、アナログ信
号入力端子９に入力された音響信号をパルス幅変調信号
に変換するためのキャリア信号をエネルギー拡散させ、
他の電子、電気機器への妨害の程度を低下させることが
できる。
器１９により発生した基本信号とランダム信号発振器２
０で発生したランダム信号をＦＭ変調器１８でＦＭ変調
し、ＦＭ変調器１８の出力信号を三角波発生器１７によ
り三角波信号に変換している。これにより、アナログ信
号入力端子９に入力された音響信号をパルス幅変調信号
に変換するためのキャリア信号をエネルギー拡散させ、
他の電子、電気機器への妨害の程度を低下させることが
できる。
【０００９】
【発明が解決しようとする課題】しかしながら上記従来
の構成では、キャリア信号をエネルギー拡散させること
ができる三角波信号を得るために、基本信号発振器，ラ
ンダム信号発振器，ＦＭ変調器及び三角波発生器を必要
とし、複雑な構成にならざるを得ないという問題点を有
していた。
の構成では、キャリア信号をエネルギー拡散させること
ができる三角波信号を得るために、基本信号発振器，ラ
ンダム信号発振器，ＦＭ変調器及び三角波発生器を必要
とし、複雑な構成にならざるを得ないという問題点を有
していた。
【００１０】本発明は上記従来の問題点を解決するもの
で、アナログ信号（または、２状態変調信号）をデルタ
シグマ変調することによりパルス密度変調信号を得、キ
ャリア信号をエネルギー拡散させることにより、簡単な
構成で他の電子，電気機器への妨害の程度を低下させる
ことのできる高効率のデルタシグマ変調増幅器を提供す
ることを目的とする。
で、アナログ信号（または、２状態変調信号）をデルタ
シグマ変調することによりパルス密度変調信号を得、キ
ャリア信号をエネルギー拡散させることにより、簡単な
構成で他の電子，電気機器への妨害の程度を低下させる
ことのできる高効率のデルタシグマ変調増幅器を提供す
ることを目的とする。
【００１１】
【課題を解決するための手段】この目的を達成するため
に本発明のデルタシグマ変調増幅器は、アナログ信号
（または、２状態変調信号）と帰還信号との差分を積分
した差分積分信号を出力する差分積分器と、前記差分積
分信号の極性を判定して１ビットのデジタル信号を出力
する１ビット量子化器と、前記１ビット量子化器のデジ
タル出力信号を任意の周波数のクロックで遅延させる遅
延器と、前記遅延器の出力であるデジタル信号を電力増
幅するパルス増幅器と、前記パルス増幅器のデジタル出
力信号を前記帰還信号として前記差分積分器に送出する
帰還回路と、前記パルス増幅器の出力を入力とし、必要
な周波数帯域のみを通過させるローパスフィルタと、で
構成している。
に本発明のデルタシグマ変調増幅器は、アナログ信号
（または、２状態変調信号）と帰還信号との差分を積分
した差分積分信号を出力する差分積分器と、前記差分積
分信号の極性を判定して１ビットのデジタル信号を出力
する１ビット量子化器と、前記１ビット量子化器のデジ
タル出力信号を任意の周波数のクロックで遅延させる遅
延器と、前記遅延器の出力であるデジタル信号を電力増
幅するパルス増幅器と、前記パルス増幅器のデジタル出
力信号を前記帰還信号として前記差分積分器に送出する
帰還回路と、前記パルス増幅器の出力を入力とし、必要
な周波数帯域のみを通過させるローパスフィルタと、で
構成している。
【００１２】
【作用】本発明は上記した構成により、差分積分器，１
ビット量子化器，遅延器とパルス増幅器及び帰還回路で
閉ループ回路を構成する。この閉ループ回路は主に差分
積分器及び遅延器の位相遅れにより低周波数域では負帰
還状態となり、高周波数域では正帰還状態となるため、
高周波数域で発振する。この発振周波数は閉ループ回路
が、低周波数域で１ビット量子化の誤差を補正するよう
に帰還回路が構成されているため、一定の周波数ではな
くなる。これにより、前記帰還回路の発振周波数、すな
わち、キャリア信号の周波数は常に変化し、キャリア信
号のエネルギーは単一の周波数及びその高調波に集中す
ることなく拡散される。
ビット量子化器，遅延器とパルス増幅器及び帰還回路で
閉ループ回路を構成する。この閉ループ回路は主に差分
積分器及び遅延器の位相遅れにより低周波数域では負帰
還状態となり、高周波数域では正帰還状態となるため、
高周波数域で発振する。この発振周波数は閉ループ回路
が、低周波数域で１ビット量子化の誤差を補正するよう
に帰還回路が構成されているため、一定の周波数ではな
くなる。これにより、前記帰還回路の発振周波数、すな
わち、キャリア信号の周波数は常に変化し、キャリア信
号のエネルギーは単一の周波数及びその高調波に集中す
ることなく拡散される。
【００１３】
【実施例】以下、本発明の一実施例について、図面を参
照しながら説明する。
照しながら説明する。
【００１４】図１は本発明の実施例におけるデルタシグ
マ変調増幅器のブロック図を示すものである。図１にお
いて、１は入力端子、２は入力端子１に入力された音響
信号（アナログ信号、または、２状態変調信号）と帰還
信号とを入力として、これら２信号の差分値を積分した
差分積分信号を出力する差分積分器、３は差分積分信号
をデジタル信号に変換する１ビット量子化器、４は１ビ
ット量子化器３のデジタル出力信号を任意の周波数のク
ロックで遅延させる遅延器であり、Ｄタイプフリップフ
ロップなどで構成される、５は任意の周波数のクロック
パルスを発生するクロック発振器、６は遅延器４のデジ
タル出力信号を電力増幅するパルス増幅器、７はパルス
増幅器６の出力信号から不要な信号成分を除去するフィ
ルタ、８は出力端子である。
マ変調増幅器のブロック図を示すものである。図１にお
いて、１は入力端子、２は入力端子１に入力された音響
信号（アナログ信号、または、２状態変調信号）と帰還
信号とを入力として、これら２信号の差分値を積分した
差分積分信号を出力する差分積分器、３は差分積分信号
をデジタル信号に変換する１ビット量子化器、４は１ビ
ット量子化器３のデジタル出力信号を任意の周波数のク
ロックで遅延させる遅延器であり、Ｄタイプフリップフ
ロップなどで構成される、５は任意の周波数のクロック
パルスを発生するクロック発振器、６は遅延器４のデジ
タル出力信号を電力増幅するパルス増幅器、７はパルス
増幅器６の出力信号から不要な信号成分を除去するフィ
ルタ、８は出力端子である。
【００１５】以上のように構成された本実施例のデルタ
シグマ変調増幅器について、以下その動作について説明
する。入力端子１に音響信号が入ると、パルス増幅器６
の出力信号とにより差分積分器２で２信号間の差分値を
積分し、差分積分信号を出力する。差分積分信号は１ビ
ット量子化器３に入力され、１ビット量子化器３により
１ビットのデジタル信号に変換される。１ビットのデジ
タル信号は遅延器４に入力され、クロック発振器５から
供給されるクロックの繰り返し周期に応じた時間分遅延
される。遅延処理されたデジタル信号はパルス増幅器６
により電力増幅される。パルス増幅器６の出力信号は、
帰還回路３０を介して差分積分器２に入力される。ま
た、パルス増幅器６の出力信号は、コイル，コンデンサ
からなるフィルタ７に入力され、不要な信号成分が除去
されて出力端子８から出力される。
シグマ変調増幅器について、以下その動作について説明
する。入力端子１に音響信号が入ると、パルス増幅器６
の出力信号とにより差分積分器２で２信号間の差分値を
積分し、差分積分信号を出力する。差分積分信号は１ビ
ット量子化器３に入力され、１ビット量子化器３により
１ビットのデジタル信号に変換される。１ビットのデジ
タル信号は遅延器４に入力され、クロック発振器５から
供給されるクロックの繰り返し周期に応じた時間分遅延
される。遅延処理されたデジタル信号はパルス増幅器６
により電力増幅される。パルス増幅器６の出力信号は、
帰還回路３０を介して差分積分器２に入力される。ま
た、パルス増幅器６の出力信号は、コイル，コンデンサ
からなるフィルタ７に入力され、不要な信号成分が除去
されて出力端子８から出力される。
【００１６】差分積分器２，１ビット量子化器３，遅延
器４，パルス増幅器６及び帰還回路３０からなる閉回路
ループは、低周波数域では負帰還になるように構成され
ているが、高周波数域では差分積分器２と遅延器４によ
る位相遅れで正帰還となる。このため、閉回路ループは
高周波数域で発振状態になる（キャリア発振）が、その
発振周波数はクロック発振器５のクロック周波数よりも
低い。
器４，パルス増幅器６及び帰還回路３０からなる閉回路
ループは、低周波数域では負帰還になるように構成され
ているが、高周波数域では差分積分器２と遅延器４によ
る位相遅れで正帰還となる。このため、閉回路ループは
高周波数域で発振状態になる（キャリア発振）が、その
発振周波数はクロック発振器５のクロック周波数よりも
低い。
【００１７】ここで、デルタシグマ変調器の説明を図２
と共に行う。図２は２次デルタシグマ変調器のブロック
線図であり、図中のＴは入力信号を１サンプルクロック
期間の時間遅延をさせる遅延器である。図２のデルタシ
グマ変調器をＺ変換式で表すと次式になる。
と共に行う。図２は２次デルタシグマ変調器のブロック
線図であり、図中のＴは入力信号を１サンプルクロック
期間の時間遅延をさせる遅延器である。図２のデルタシ
グマ変調器をＺ変換式で表すと次式になる。
【００１８】 Ｖo(z)＝−αＶin(z)［２−Ｚ-1］＋［２Ｚ-1−Ｚ-2］［Ｖo(z)−αＹo(z)］ （１） 図１に示したデルタシグマ変調増幅器のブロック図は、
上式に基づいて構成を変更したものである。
上式に基づいて構成を変更したものである。
【００１９】次に、図１に示すデルタシグマ変調増幅器
が図２に示すデルタシグマ変調器と等価である事を示
す。
が図２に示すデルタシグマ変調器と等価である事を示
す。
【００２０】差分積分器２の入出力特性は、次式に示す
特性である必要がある。
特性である必要がある。
【００２１】
【数１】
【００２２】ただし、Ｔ＝サンプリング周期，Ｖｓ＝差
分積分器入力信号，Ｖｏ＝差分積分器出力信号とする。
分積分器入力信号，Ｖｏ＝差分積分器出力信号とする。
【００２３】これをＺ変換式で表せば次式になる。 Ｖo(z)＝−α［２Ｖs(z)−Ｚ-1Ｖs(z)＋２Ｚ-1Ｖo(z)−Ｚ-2Ｖo(z)］ （３） １ビット量子化器３の出力をＹoとすれば、パルス増幅
器６の出力は遅延器４でＴの時間遅延がある事から、Ｚ
-1Ｙo(z)となる。パルス増幅器６の出力信号Ｚ -1Ｙo(z)
と入力端子１に加えられた信号ＶinでＶs(z)を表すと次
式になる。
器６の出力は遅延器４でＴの時間遅延がある事から、Ｚ
-1Ｙo(z)となる。パルス増幅器６の出力信号Ｚ -1Ｙo(z)
と入力端子１に加えられた信号ＶinでＶs(z)を表すと次
式になる。
【００２４】 Ｖs(z)＝Ｖin(z)＋Ｚー1Ｙo(z) （４） 式（４）を用いて式（３）を表せば次式となる。
【００２５】 Ｖo(z)＝−αＶin(z)［２−Ｚ-1］＋［２Ｚ-1−Ｚ-2］［Ｖo(z)−αＹo(z)］ （５） 式（５）は式（１）と同じであり、図１に示すデルタシ
グマ変調増幅器と図２に示すデルタシグマ変調器が同様
の動作をする事がわかる。
グマ変調増幅器と図２に示すデルタシグマ変調器が同様
の動作をする事がわかる。
【００２６】図３にデルタシグマ変調器の信号及び量子
化ノイズスペクトルを示す。１ビット量子化器による量
子化ノイズはホワイトノイズと考えられるが、デルタシ
グマ変調のノイズシェーピング特性によりサンプリング
周波数（遅延器のクロック周波数）ｆｓの１／２付近に
量子化ノイズのピークが現れる。同様に、デルタシグマ
変調増幅器もノイズシェーピング特性を示す。また、サ
ンプリング周波数は遅延器４に供給されるクロックの周
波数である事もデルタシグマ変調器と同様である。
化ノイズスペクトルを示す。１ビット量子化器による量
子化ノイズはホワイトノイズと考えられるが、デルタシ
グマ変調のノイズシェーピング特性によりサンプリング
周波数（遅延器のクロック周波数）ｆｓの１／２付近に
量子化ノイズのピークが現れる。同様に、デルタシグマ
変調増幅器もノイズシェーピング特性を示す。また、サ
ンプリング周波数は遅延器４に供給されるクロックの周
波数である事もデルタシグマ変調器と同様である。
【００２７】ここで、図１の閉回路ループが高周波数域
で発振（キャリア発振）する周波数は、量子化誤差を減
少するように働くため一定にはならない。
で発振（キャリア発振）する周波数は、量子化誤差を減
少するように働くため一定にはならない。
【００２８】以上のように本実施例によれば、アナログ
信号（または、２状態変調信号）と帰還信号との差分を
積分した差分積分信号を出力する差分積分器（２）と、
その差分積分信号の極性を判定して１ビットのデジタル
信号を出力する１ビット量子化器（３）と、その１ビッ
ト量子化器のデジタル出力信号を任意の周波数のクロッ
クで遅延させる遅延器（４）と、その遅延器の出力であ
るデジタル信号を電力増幅するパルス増幅器（６）と、
そのパルス増幅器のデジタル出力信号を帰還信号として
前記差分積分器に送出する帰還回路（３０）とを設ける
ことにより、閉回路ループがノイズシェーピング特性と
なり、キャリア発振周波数が一定にならない。このた
め、簡単な構成でキャリア信号のエネルギー拡散をする
ことができ、クロック発振器５の発振周波数と、２状態
変調信号のキャリヤ周波数あるいはサンプリング周波数
の割合を整数比にすることにより、２状態変調信号（例
えば、パルス幅変調信号，パルス密度変調信号）と、キ
ャリア信号がビートを起こすこともない。
信号（または、２状態変調信号）と帰還信号との差分を
積分した差分積分信号を出力する差分積分器（２）と、
その差分積分信号の極性を判定して１ビットのデジタル
信号を出力する１ビット量子化器（３）と、その１ビッ
ト量子化器のデジタル出力信号を任意の周波数のクロッ
クで遅延させる遅延器（４）と、その遅延器の出力であ
るデジタル信号を電力増幅するパルス増幅器（６）と、
そのパルス増幅器のデジタル出力信号を帰還信号として
前記差分積分器に送出する帰還回路（３０）とを設ける
ことにより、閉回路ループがノイズシェーピング特性と
なり、キャリア発振周波数が一定にならない。このた
め、簡単な構成でキャリア信号のエネルギー拡散をする
ことができ、クロック発振器５の発振周波数と、２状態
変調信号のキャリヤ周波数あるいはサンプリング周波数
の割合を整数比にすることにより、２状態変調信号（例
えば、パルス幅変調信号，パルス密度変調信号）と、キ
ャリア信号がビートを起こすこともない。
【００２９】
【発明の効果】以上のように本発明は、差分積分器，１
ビット量子化器，遅延器，パルス増幅器及び帰還回路で
閉ループ回路を構成することにより、閉回路ループがノ
イズシェーピング特性となり、キャリア発振周波数が一
定にならない。このため、簡単な構成でキャリア信号の
エネルギー拡散をすることができ、クロック発振器の発
振周波数と、２状態変調信号のキャリヤ周波数あるいは
サンプリング周波数の割合を整数比にすることにより、
２状態変調信号（例えば、パルス幅変調信号，パルス密
度変調信号）と、キャリア信号がビートを起こすことも
ない。
ビット量子化器，遅延器，パルス増幅器及び帰還回路で
閉ループ回路を構成することにより、閉回路ループがノ
イズシェーピング特性となり、キャリア発振周波数が一
定にならない。このため、簡単な構成でキャリア信号の
エネルギー拡散をすることができ、クロック発振器の発
振周波数と、２状態変調信号のキャリヤ周波数あるいは
サンプリング周波数の割合を整数比にすることにより、
２状態変調信号（例えば、パルス幅変調信号，パルス密
度変調信号）と、キャリア信号がビートを起こすことも
ない。
【図１】本発明の実施例におけるデルタシグマ変調増幅
器の構成を示すブロック図
器の構成を示すブロック図
【図２】同実施例におけるデルタシグマ変調増幅器のブ
ロック線図
ロック線図
【図３】同実施例におけるデルタシグマ変調増幅器の信
号及び量子化ノイズスペクトルを表す周波数スペクトル
図
号及び量子化ノイズスペクトルを表す周波数スペクトル
図
【図４】従来のパルス幅変調増幅器の構成を示すブロッ
ク図
ク図
１ 入力端子 ２ 差分積分器 ３ １ビット量子化器 ４ 遅延器 ５ クロック発振器 ６ パルス増幅器 ７ フィルタ ８ 出力端子
Claims (1)
- 【請求項１】アナログ信号（または、２状態変調信号）
と帰還信号との差分を積分した差分積分信号を出力する
差分積分器と、 前記差分積分信号の極性を判定して１ビットのデジタル
信号を出力する１ビット量子化器と、 前記１ビット量子化器のデジタル出力信号を任意の周波
数のクロックで遅延させる遅延器と、 前記遅延器の出力であるデジタル信号を電力増幅するパ
ルス増幅器と、 前記パルス増幅器のデジタル出力信号を帰還信号として
前記差分積分器に送出する帰還回路と、 前記パルス増幅器の出力を入力とし、必要な周波数帯域
のみを通過させるローパスフィルタと、を備えたデルタ
シグマ変調増幅器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3298768A JPH07105666B2 (ja) | 1991-06-18 | 1991-11-14 | デルタシグマ変調増幅器 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3-145813 | 1991-06-18 | ||
| JP14581391 | 1991-06-18 | ||
| JP3298768A JPH07105666B2 (ja) | 1991-06-18 | 1991-11-14 | デルタシグマ変調増幅器 |
Publications (2)
| Publication Number | Publication Date |
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| JPH0563457A true JPH0563457A (ja) | 1993-03-12 |
| JPH07105666B2 JPH07105666B2 (ja) | 1995-11-13 |
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|---|---|---|---|---|
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-
1991
- 1991-11-14 JP JP3298768A patent/JPH07105666B2/ja not_active Expired - Fee Related
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|---|---|---|---|---|
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| WO2008012904A1 (en) * | 2006-07-27 | 2008-01-31 | National University Corporation Nagoya Institute Of Technology | Pwm signal generator, pwm signal generating device, and digital amplifier |
| JPWO2008012904A1 (ja) * | 2006-07-27 | 2009-12-17 | 国立大学法人 名古屋工業大学 | Ｐｗｍ信号生成器、ｐｗｍ信号生成装置およびデジタルアンプ |
| JP4660778B2 (ja) * | 2006-07-27 | 2011-03-30 | 国立大学法人 名古屋工業大学 | Ｐｗｍ信号生成器、ｐｗｍ信号生成装置およびデジタルアンプ |
| US8116368B2 (en) | 2006-07-27 | 2012-02-14 | National University Corporation Nagoya Institute Of Technology | PWM signal generator, PWM signal generating device, and digital amplifier |
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